參數(shù)資料
型號(hào)： NSBMC290UP
廠商： National Semiconductor Corporation
英文描述： Burst Mode Memory Controller
中文描述： 突發(fā)模式內(nèi)存控制器
文件頁(yè)數(shù)： 16/20頁(yè)
文件大小： 318K
代理商： NSBMC290UP
AC Timing Parameters
(Continued)
TL/V/11803–7
2
TXa
e
IBTXa, DBTXa; CEa
e
IBCEa, DBCE; TXb
e
IBTXb, DBTXb; CEb
e
IBCEb, DBCEb and BANKb/
*
a.
Note:
Buffer control signal timing is illustrated using the mode dependent signal naming convention. (See page 7.) As shown, the switching behavior is typical of
modes 0 and 1. In modes 2 and 3 the timing of signals DBTX, DBCE and IBTX remain unchanged.
FIGURE 6. Burst Access Timing
TABLE VIII. Burst Access Timing Parameters
Y
Symbol
Description
16 MHz
20 MHz
25 MHz
33 MHz
Units
Min
Max
Min
Max
Min
Max
Min
Max
1
2
3
4
5
6
7
8
t
CHL
t
CLH
t
CAV
t
CAH
t
BHL
t
BLH
t
LEHL
t
LELH
*
SYSCLK to CAS Assertion (Note 1)
SYSCLK to CAS De-Assertion (Note 1)
*
SYSCLK to Column Address Valid Delay (Note 1)
*
SYSCLK to Column Address Hold Time (Note 1)
SYSCLK to Buffer Control Assertion Delay
*
SYSCLK to Buffer Control De-Assertion Delay
*
SYSCLK to Latch Enable Assertion
SYSCLK to Latch Enable De-Assertion
25
24
38
34
25
24
26
26
21
20
32
28
21
20
22
22
19
18
29
25
19
18
20
20
15.5
15
24
21
15.5
15
16.5
16.5
ns
ns
ns
ns
ns
ns
ns
ns
6
5
5
3
*
Signal output delays are measured relative to SYSCLK (except as indicated) using a 50 pF load.
Note 1:
Derate given the delays by 0.06 ns per pF or load in excess of 50 pF.
16
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