參數(shù)資料
型號(hào)： MSM63188A-XXXGS-BK
廠商： LAPIS SEMICONDUCTOR CO LTD
元件分類： 微控制器/微處理器
英文描述： 4-BIT, MROM, 2 MHz, MICROCONTROLLER, PQFP176
封裝： 24 X 24 MM, 0.50 MM PITCH, PLASTIC, LQFP-176
文件頁(yè)數(shù)： 84/344頁(yè)
文件大?。?/td> 1980K
代理商： MSM63188A-XXXGS-BK
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MSM63182A/184A/188A User’s Manual
Chapter 12
Ports (INPUT, OUTPUT, I/O PORT)
12 – 36
M188A
12.7.3
External interrupt function of port B (External 0 interrupt)
The port B has external 0 interrupt allocated as secondary function.
Individual bits of port B can be
enabled/disabled.
External interrupt generation for port B is triggered by the falling edge of the 128 Hz or 4 kHz time base counter,
which is the sampling clock.
After the port level changes, the interrupt request signal (XI0INT) is output, and the interrupt request flag (QXI0)
is set.
The maximum delay for this sequence is one cycle of the sampling clock (128 Hz or 4 kHz).
External interrupts for port B are set when a level change at any of port B inputs occurs, so each bit of the port
must be read to determine which bit of the port has generated the interrupt.
The interrupt start address for external 0 interrupt is 0014H.
Figure 12-14 shows the equivalent circuit for external 0 interrupt control.
Level change
detect circuit
128 Hz
4 kHz
PBMOD
PBF
PB0IE
PB1IE
PB2IE
PB3IE
PBIE
PB.0
PB.1
PB.2
PB.3
IE0.2
EXI0
to interrupt priority
encoder
IRQ0
IE0
IRQ0.2
QXI0
XI0INT
PB0MD1
PB1MD1
PB2MD1
PB3MD1
PBCON0, PBCON1
Figure 12-14
External 0 Interrupt Control Equivalent Circuit
Figure 12-15 shows the external 0 interrupt generation timing.
(a) PB0MD1 to PB3MD1 = “0” (initial value: inputs with pull-down resistors or high impedance input)
setting
When all PB.0 to PB.3 inputs are at a “L” level
External 0 interrupt is generated when any port B input changes to a “H” level.
When any of PB.0 to PB.3 inputs is at a “H” level
External 0 interrupt is generated when all the port B inputs change to a “L” level.
(b) PB0MD1 and PB1MD1 = “0” and PB2MD1 and PB3MD1 = “1” (PB.0 and PB.1 selected as inputs with
pull-down resistors or high impedance input; PB.2 and PB.3 selected as inputs with pull-up resistors or
high impedance input) setting
When both PB.0 and PB.1 inputs are at a “L” level AND both PB.2 and PB.3 inputs are at a “H”
level
External 0 interrupt is generated when either PB.0 or PB.1 input changes to a “H” level
(alternatively, when either PB.2 or PB.3 input changes to a “L” level).
When either PB.0 or PB.1 input is at a “H” level OR either PB.2 or PB.3 input is at a “L” level
External 0 interrupt is generated when both PB.0 and PB.1 inputs change to a “L” level AND both
PB.2 and PB.3 inputs change to a “H” level.
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