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參數(shù)資料
| 型號： | MR80C154-L16/883 |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 16 MHz, MICROCONTROLLER, CQCC44 |
| 文件頁數(shù)： | 213/232頁 |
| 文件大?。?/td> | 61013K |
| 代理商： | MR80C154-L16/883 |
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81
ATtiny25/45/85 [DATASHEET]
2586Q–AVR–08/2013
11.9.6
OCR0B – Output Compare Register B
The Output Compare Register B contains an 8-bit value that is continuously compared with the counter value
(TCNT0). A match can be used to generate an Output Compare interrupt, or to generate a waveform output on the
OC0B pin.
11.9.7
TIMSK – Timer/Counter Interrupt Mask Register
Bits 7, 0 – Res: Reserved Bits
These bits are reserved bits and will always read as zero.
Bit 4 – OCIE0A: Timer/Counter0 Output Compare Match A Interrupt Enable
When the OCIE0A bit is written to one, and the I-bit in the Status Register is set, the Timer/Counter0 Compare
Match A interrupt is enabled. The corresponding interrupt is executed if a Compare Match in Timer/Counter0
occurs, i.e., when the OCF0A bit is set in the Timer/Counter 0 Interrupt Flag Register – TIFR0.
Bit 3 – OCIE0B: Timer/Counter Output Compare Match B Interrupt Enable
When the OCIE0B bit is written to one, and the I-bit in the Status Register is set, the Timer/Counter Compare
Match B interrupt is enabled. The corresponding interrupt is executed if a Compare Match in Timer/Counter occurs,
i.e., when the OCF0B bit is set in the Timer/Counter Interrupt Flag Register – TIFR0.
Bit 1 – TOIE0: Timer/Counter0 Overflow Interrupt Enable
When the TOIE0 bit is written to one, and the I-bit in the Status Register is set, the Timer/Counter0 Overflow inter-
rupt is enabled. The corresponding interrupt is executed if an overflow in Timer/Counter0 occurs, i.e., when the
TOV0 bit is set in the Timer/Counter 0 Interrupt Flag Register – TIFR0.
11.9.8
TIFR – Timer/Counter Interrupt Flag Register
Bits 7, 0 – Res: Reserved Bits
These bits are reserved bits and will always read as zero.
Bit 4 – OCF0A: Output Compare Flag 0 A
The OCF0A bit is set when a Compare Match occurs between the Timer/Counter0 and the data in OCR0A – Out-
put Compare Register0. OCF0A is cleared by hardware when executing the corresponding interrupt handling
vector. Alternatively, OCF0A is cleared by writing a logic one to the flag. When the I-bit in SREG, OCIE0A
(Timer/Counter0 Compare Match Interrupt Enable), and OCF0A are set, the Timer/Counter0 Compare Match Inter-
rupt is executed.
Bit
7
654321
0
OCR0B[7:0]
OCR0B
Read/Write
R/W
Initial Value
0
000000
0
Bit
7
654
3
2
1
0
–
OCIE1A
OCIE1B
OCIE0A
OCIE0B
TOIE1
TOIE0
–
TIMSK
Read/Write
R
R/W
R
Initial Value
0
Bit
7
654321
0
–
OCF1A
OCF1B
OCF0A
OCF0B
TOV1
TOV0
–TIFR
Read/Write
R
R/W
R
Initial Value
0
000000
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MR83C154TXXX-16/883 | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44 |
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| MR80C154-25P883 | 8-BIT, 25 MHz, MICROCONTROLLER, CQCC44 |
| MR83C154DXXX-12P883D | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CQCC44 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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