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參數(shù)資料
| 型號： | MQ80C52XXX-16SBR |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQFP44 |
| 文件頁數(shù)： | 29/336頁 |
| 文件大小： | 8801K |
| 代理商： | MQ80C52XXX-16SBR |
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124
ATmega16M1/32M1/64M1 [DATASHEET]
8209E–AVR–11/2012
16. Timer/Counter0 and Timer/Counter1 prescalers
The “8-bit Timer/Counter0 with PWM” on page 80 and the “16-bit Timer/Counter1 with PWM” on page 97 share the
same prescaler module, but the Timer/Counters can have different prescaler settings. The description below
applies to both Timer/Counter1 and Timer/Counter0.
16.1
Internal clock source
The Timer/Counter can be clocked directly by the system clock (by setting the CSn2:0 = 1). This provides the fast-
est operation, with a maximum Timer/Counter clock frequency equal to system clock frequency (f
CLK_I/O).
Alternatively, one of four taps from the prescaler can be used as a clock source. The prescaled clock has a fre-
quency of either f
CLK_I/O/8, fCLK_I/O/64, fCLK_I/O/256, or fCLK_I/O/1024.
16.2
Prescaler reset
The prescaler is free running, that is, operates independently of the Clock Select logic of the Timer/Counter, and it
is shared by Timer/Counter1 and Timer/Counter0. Since the prescaler is not affected by the Timer/Counter’s clock
select, the state of the prescaler will have implications for situations where a prescaled clock is used. One example
of prescaling artifacts occurs when the timer is enabled and clocked by the prescaler (6 > CSn2:0 > 1). The number
of system clock cycles from when the timer is enabled to the first count occurs can be from 1 to N+1 system clock
cycles, where N equals the prescaler divisor (8, 64, 256, or 1024).
It is possible to use the prescaler reset for synchronizing the Timer/Counter to program execution. However, care
must be taken if the other Timer/Counter that shares the same prescaler also uses prescaling. A prescaler reset
will affect the prescaler period for all Timer/Counters it is connected to.
16.3
External clock source
An external clock source applied to the Tn pin can be used as Timer/Counter clock (clk
T1/clkT0). The Tn pin is sam-
pled once every system clock cycle by the pin synchronization logic. The synchronized (sampled) signal is then
passed through the edge detector. Figure 16-1 shows a functional equivalent block diagram of the Tn/T0 synchro-
nization and edge detector logic. The registers are clocked at the positive edge of the internal system clock (clk
I/O).
The latch is transparent in the high period of the internal system clock.
The edge detector generates one clk
T1/clkT0 pulse for each positive (CSn2:0 = 7) or negative (CSn2:0 = 6) edge it
detects.
Figure 16-1. Tn pin sampling.
The synchronization and edge detector logic introduces a delay of 2.5 to 3.5 system clock cycles from an edge has
been applied to the Tn/T0 pin to the counter is updated.
Enabling and disabling of the clock input must be done when Tn/T0 has been stable for at least one system clock
cycle, otherwise it is a risk that a false Timer/Counter clock pulse is generated.
Each half period of the external clock applied must be longer than one system clock cycle to ensure correct sam-
pling. The external clock must be guaranteed to have less than half the system clock frequency (f
ExtClk < fclk_I/O/2)
given a 50/50% duty cycle. Since the edge detector uses sampling, the maximum frequency of an external clock it
Tn_sync
(to clock
select logic)
Edge detector
Synchronization
DQ
LE
DQ
Tn
clk
I/O
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