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參數(shù)資料
| 型號： | MQ80C52XXX-16SBR |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQFP44 |
| 文件頁數(shù)： | 133/336頁 |
| 文件大?。?/td> | 8801K |
| 代理商： | MQ80C52XXX-16SBR |
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218
ATmega16M1/32M1/64M1 [DATASHEET]
8209E–AVR–11/2012
A normal conversion takes 13 ADC clock cycles. The first conversion after the ADC is switched on (ADEN in ADC-
SRA is set) takes 25 ADC clock cycles in order to initialize the analog circuitry.
The actual sample-and-hold takes place 3.5 ADC clock cycles after the start of a normal conversion and 13.5 ADC
clock cycles after the start of an first conversion. When a conversion is complete, the result is written to the ADC
Data Registers, and ADIF is set. In Single Conversion mode, ADSC is cleared simultaneously. The software may
then set ADSC again, and a new conversion will be initiated on the first rising ADC clock edge.
When Auto Triggering is used, the prescaler is reset when the trigger event occurs. This assures a fixed delay from
the trigger event to the start of conversion. In this mode, the sample-and-hold takes place two ADC clock cycles
after the rising edge on the trigger source signal. Three additional CPU clock cycles are used for synchronization
logic.
In Free Running mode, a new conversion will be started immediately after the conversion completes, while ADSC
remains high. For a summary of conversion times, see Table 21-1 on page 219.
Figure 21-4. ADC timing diagram, first conversion (single conversion mode).
Figure 21-5. ADC timing diagram, single conversion.
Sign and MSB of result
LSB of result
ADC clock
ADSC
Sample and hold
ADIF
ADCH
ADCL
Cycle number
ADEN
1
212
13
14
15
16
22
23
24
25
26
27
28
1
2
First conversion
Next
conversion
3
MUX and REFS
update
MUX
and REFS
update
Conversion
complete
4
5
6
7
8
10
11
12
13
14
Sign and MSB of result
LSB of result
ADC clock
ADSC
ADIF
ADCH
ADCL
Cycle number
12
One conversion
Next conversion
3
Sample and hold
MUX and REFS
update
Conversion
complete
MUX and REFS
update
1
2
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