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參數資料
| 型號： | MQ80C32E-20:R |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 20 MHz, MICROCONTROLLER, CQFP44 |
| 封裝： | CERAMIC, QFP-44 |
| 文件頁數： | 50/336頁 |
| 文件大?。?/td> | 8801K |
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143
ATmega16M1/32M1/64M1 [DATASHEET]
8209E–AVR–11/2012
Bit 7:6 – Res: Reserved
These bits are reserved and will always read as zero.
Bit 5 – PULOCK: PSC Update Lock
When this bit is set, the Output Compare Registers POCRnRA, POCRnSA, POCRnSB, POCR_RB and the PSC
Output Configuration Registers POC can be written without disturbing the PSC cycles. The update of the PSC
internal registers will be done if the PULOCK bit is released to zero.
Bit 4 – PMODE PSC Mode
Select the mode of PSC.
Bit 3 – POPB: PSC B Output Polarity
If this bit is cleared, the PSC outputs B are active Low.
If this bit is set, the PSC outputs B are active High.
Bit 2 – POPA: PSC A Output Polarity
If this bit is cleared, the PSC outputs A are active Low.
If this bit is set, the PSC outputs A are active High.
Bit 1:0 – Res: Reserved
These bits are reserved and will always read as zero.
17.16.8
PCTL – PSC Control Register
Bit 7:6 – PPRE1:0: PSC Prescaler Select
This two bits select the PSC input clock division factor. All generated waveform will be modified by this factor.
Bit 5 – PCLKSEL: PSC Input Clock Select
This bit is used to select between CLK
PLL or CLKIO clocks.
Set this bit to select the fast clock input (CLK
PLL).
Clear this bit to select the slow clock input (CLK
IO).
Table 17-10. PSC mode selection.
PMODE
Description
0
One Ramp mode (edge aligned)
1
Center Aligned mode
Bit
7
654
3
2
1
0
PPRE1
PPRE0
PCLKSEL
-
PCCYC
PRUN
PCTL
Read/write
R/W
R
R/W
Initial value
0
Table 17-11. PSC prescaler selection.
PPRE1
PPRE0
Description
0
No divider on PSC input clock
0
1
Divide the PSC input clock by 4
1
0
Divide the PSC input clock by 32
1
Divide the PSC clock by 256
相關PDF資料 |
PDF描述 |
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參數描述 |
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