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參數(shù)資料
| 型號(hào)： | MQ80C32-20/883R |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 20 MHz, MICROCONTROLLER, CQFP44 |
| 文件頁(yè)數(shù)： | 140/290頁(yè) |
| 文件大?。?/td> | 4178K |
| 代理商： | MQ80C32-20/883R |
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Signal Descriptions
A-4
Copyright 2000 ARM Limited. All rights reserved.
ARM DDI 0165B
A.3
Data memory interface signals
The data memory interface signals are shown in Table A-3.
Table A-3 Data memory interface signals
Name
Direction
Description
DA[31:0]
Data address
Output
The processor data address bus.
DABORT
Data abort
Input
This is an input that allows the memory system
to tell the processor that the requested data
memory access is not allowed.
RDATA [31:0]
Read data
Input
This bus is used to transfer data between the
memory system and the processor during read
cycles (when DnRW is LOW).
WDATA [31: 0]
Write data
Output
This bus is used to transfer data between the
memory system and the processor during write
cycles (when DnRW is HIGH).
DBGDEWPT
Data watchpoint
Input
This is an input that allows external hardware to
halt the execution of the processor for debug
purposes. If HIGH at the end of a data memory
request cycle, it causes the ARM9E-S to enter
debug state.
DLOCK
Data lock
Output
If HIGH, then any data memory access in the
following cycle is locked, and the memory
controller must wait until DLOCK goes LOW
before allowing another device to access the
memory.
DMAS[1:0]
Data memory
access size
Output
These encode the size of a data memory access
in the following cycle. A word access is
encoded as 10 (binary), a halfword access as 0l,
and a byte access as 00. The encoding 11 is
reserved.
DMORE
Data more
Output
If HIGH at the end of the cycle, then the data
memory access in the following cycle is
directly followed by a sequential data memory
access.
DnMREQ
Not data memory
request
Output
If LOW at the end the cycle, then the processor
requires a data memory access in the following
cycle.
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