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參數(shù)資料
| 型號： | MPC8572LVTAVNE |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 49/138頁 |
| 文件大?。?/td> | 0K |
| 描述： | MPU POWERQUICC III 1023FCPBGA |
| 標準包裝： | 1 |
| 系列： | MPC85xx |
| 處理器類型： | 32-位 MPC85xx PowerQUICC III |
| 速度： | 1.5GHz |
| 電壓： | 1.1V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 1023-BBGA，F(xiàn)CBGA |
| 供應商設備封裝： | 1023-FCPBGA（33x33） |
| 包裝： | 托盤 |
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MPC8572E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 5
18
Freescale Semiconductor
RESET Initialization
4.5
Platform to eTSEC FIFO Restrictions
Note the following eTSEC FIFO mode maximum speed restrictions based on platform (CCB) frequency.
For FIFO GMII modes (both 8 and 16 bit) and 16-bit encoded FIFO mode:
FIFO TX/RX clock frequency <= platform clock (CCB) frequency/4.2
For example, if the platform (CCB) frequency is 533 MHz, the FIFO TX/RX clock frequency
should be no more than 127 MHz.
For 8-bit encoded FIFO mode:
FIFO TX/RX clock frequency <= platform clock (CCB) frequency/3.2
For example, if the platform (CCB) frequency is 533 MHz, the FIFO TX/RX clock frequency
should be no more than 167 MHz.
4.6
Other Input Clocks
For information on the input clocks of other functional blocks of the platform, such as SerDes and eTSEC,
see the respective sections of this document.
5
RESET Initialization
Table 9 describes the AC electrical specifications for the RESET initialization timing.
Table 9. RESET Initialization Timing Specifications
Parameter/Condition
Min
Max
Unit
Notes
Required assertion time of HRESET
100
—
μs2
Minimum assertion time for SRESET
3
—
SYSCLKs
1
PLL config input setup time with stable SYSCLK before HRESET
negation
100
—
μs—
Input setup time for POR configs (other than PLL config) with respect to
negation of HRESET
4
—
SYSCLKs
1
Input hold time for all POR configs (including PLL config) with respect to
negation of HRESET
2
—
SYSCLKs
1
Maximum valid-to-high impedance time for actively driven POR configs
with respect to negation of HRESET
—
5
SYSCLKs
1
Notes:
1. SYSCLK is the primary clock input for the MPC8572E.
2. Reset assertion timing requirements for DDR3 DRAMs may differ.
相關PDF資料 |
PDF描述 |
|---|---|
| ACB108DHBD | CONN EDGECARD 216PS R/A .050 DIP |
| MPC8572CVTAVNE | MPU POWERQUICC III 1023FCPBGA |
| FMC49DRXS | CONN EDGECARD 98POS DIP .100 SLD |
| MPC8572CLVTAULE | MPU POWERQUICC III 1023FCPBGA |
| FMC40DRYN-S93 | CONN EDGECARD 80POS .100 DIP SLD |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MPC8572PXARLB | 功能描述:微處理器 - MPU RV1.1.1 SNPB 1067 NOTENC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MPC8572PXARLD | 功能描述:微處理器 - MPU PQ38H CSM SNPB 1067 RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MPC8572PXARLE | 制造商:Freescale Semiconductor 功能描述:38H R211 NOE SNPB 1067 - Bulk |
| MPC8572PXATLB | 功能描述:微處理器 - MPU RV1.1.1 SNPB 1200 NOTENC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MPC8572PXATLD | 功能描述:微處理器 - MPU PQ38H CSM SNPB 1200 RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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