參數(shù)資料
型號(hào)： MPC8545EVTANGB
廠商： Freescale Semiconductor
文件頁數(shù)： 93/151頁
文件大?。?/td> 0K
描述： MPU POWERQUICC III 783-PBGA
標(biāo)準(zhǔn)包裝： 1
系列： MPC85xx
處理器類型： 32-位 MPC85xx PowerQUICC III
速度： 800MHz
電壓： 1.1V
安裝類型： 表面貼裝
封裝/外殼： 783-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 783-FCPBGA（29x29）
包裝： 托盤
MPC8548E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 9
46
Freescale Semiconductor
Local Bus
NOTE
PLL bypass mode is required when LBIU frequency is at or below 83 MHz.
When LBIU operates above 83 MHz, LBIU PLL is recommended to be
enabled.
Figure 23 through Figure 28 show the local bus signals.
Figure 23. Local Bus Signals (PLL Enabled)
This table describes the timing parameters of the local bus interface at BVDD = 3.3 V with PLL disabled.
Table 42. Local Bus Timing Parameters—PLL Bypassed
Parameter
Symbol1
Min
Max
Unit
Notes
Local bus cycle time
tLBK
12
—
ns
2
Local bus duty cycle
tLBKH/tLBK
43
57
%
—
Internal launch/capture clock to LCLK delay
tLBKHKT
2.3
4.4
ns
8
Input setup to local bus clock (except LGTA/LUPWAIT)
tLBIVKH1
6.2
—
ns
4, 5
LGTA/LUPWAIT input setup to local bus clock
tLBIVKL2
6.1
—
ns
4, 5
Input hold from local bus clock (except LGTA/LUPWAIT)
tLBIXKH1
–1.8
—
ns
4, 5
Output Signals:
LA[27:31]/LBCTL/LBCKE/LOE/
LSDA10/LSDWE/LSDRAS/
LSDCAS/LSDDQM[0:3]
tLBKHOV1
tLBKHOV2
tLBKHOV3
LSYNC_IN
Input Signals:
LAD[0:31]/LDP[0:3]
Output (Data) Signals:
LAD[0:31]/LDP[0:3]
Output (Address) Signal:
LAD[0:31]
LALE
tLBIXKH1
tLBIVKH1
tLBIVKH2
tLBIXKH2
tLBKHOX1
tLBKHOZ1
tLBKHOX2
tLBKHOZ2
Input Signal:
LGTA
tLBOTOT
tLBKHOZ2
tLBKHOX2
tLBKHOV4
LUPWAIT
相關(guān)PDF資料
PDF描述
MPC8545EPXANGB MPU POWERQUICC III 783-PBGA
IDT71T75602S166BGGI8 IC SRAM 18MBIT 166MHZ 119BGA
MPC8264AVVPIBB IC MPU POWERQUICC II 480-TBGA
IDT70V525ML55BZI8 IC SRAM 128KBIT 55NS 144FBGA
MPC8264AZUPIBB IC MPU POWERQUICC II 480-TBGA
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參數(shù)描述
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