參數(shù)資料
型號： MPC8544VTARJ
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 533 MHz, MICROPROCESSOR, PBGA783
封裝： 29 X 29 MM, 1 MM PITCH, LEAD FREE, PLASTIC, FC-PBGA-783
文件頁數(shù)： 38/112頁
文件大?。?/td> 1294K
代理商： MPC8544VTARJ
MPC8544E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 0
Freescale Semiconductor
31
Enhanced Three-Speed Ethernet (eTSEC), MII Management
Timing diagrams for FIFO appear in Figure 9 and Figure 10.
.
Figure 9. FIFO Transmit AC Timing Diagram
Figure 10. FIFO Receive AC Timing Diagram
8.3.2
GMII AC Timing Specifications
This section describes the GMII transmit and receive AC timing specifications.
8.3.2.1
GMII Transmit AC Timing Specifications
Table 29 provides the GMII transmit AC timing specifications.
Fall time RX_CLK (80%–20%)
tFIRF
—
0.75
ns
RXD[7:0], RX_DV, RX_ER setup time to RX_CLK
tFIRDV
1.5
—
ns
RX_CLK to RXD[7:0], RX_DV, RX_ER hold time
tFIRDX
0.5
—
ns
Table 29. GMII Transmit AC Timing Specifications
Parameter/Condition
Symbol1
Min
Typ
Max
Unit
Notes
GTX_CLK clock period
tGTX
—8.0
—
ns
GTX_CLK to GMII data TXD[7:0], TX_ER, TX_EN delay
tGTKHDX
0.2
—
5.0
ns
2
GTX_CLK data clock rise time (20%-80%)
tGTXR
——
1.0
ns
Table 28. FIFO Mode Receive AC Timing Specification (continued)
Parameter/Condition
Symbol
Min
Typ
Max
Unit
Notes
tFITF
TXD[7:0]
TX_EN
GTX_CLK
TX_ER
tFITDV
tFITR
tFITH
tFIT
tFITDX
tFIRF
tFIRR
RX_CLK
RXD[7:0]
RX_DV
RX_ER
Valid Data
tFIRDX
tFIRDV
tFIRH
tFIR
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PDF描述
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