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參數資料
| 型號： | MPC8240 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數： | 306/546頁 |
| 文件大?。?/td> | 5994K |
| 代理商： | MPC8240 |
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8-12
MPC8240 Integrated Processor User's Manual
MOTOROLA
PCI Bus Transactions
The address/data signals, AD[31D0], are driven to a stable condition during every address/
data phase. Even when the byte enables indicate that byte lanes carry meaningless data, the
signals carry stable values. Parity is calculated on all bytes regardless of the byte enables.
See Section 8.6.1, òPCI Parity,ó for more information.
8.4 PCI Bus Transactions
This section provides descriptions of the PCI bus transactions. All bus transactions follow
the protocol as described in Section 8.3, òPCI Bus Protocol.ó Read and write transactions
are similar for the memory and I/O spaces, so they are treated as a generic read transaction
or a generic write transaction.
The timing diagrams show the relationship of signiTcant signals involved in bus
transactions. When a signal is drawn as a solid line, it is actively being driven by the current
master or target. When a signal is drawn as a dashed line, no agent is actively driving it.
High-impedance signals are indicated to have indeterminate values when the dashed line is
between the two rails.
The terms edge and clock edge always refer to the rising edge of the clock. The terms
asserted and negated always refer to the globally visible state of the signal on the clock
edge, and not to signal transitions.
represents a turnaround cycle in the timing
diagrams.
8.4.1 Read Transactions
This section refers to a PCI single-beat read transaction and a PCI burst read transaction.
The transaction starts with the address phase, occurring when an initiator asserts FRAME.
During the address phase, AD[31D0] contain a valid address and
C/BE[3D0] contain a valid bus command.
The Trst data phase of a read transaction requires a turnaround cycle. This allows the
transition from the initiator driving AD[31D0] as address signals to the target driving
AD[31D0] as data signals. The turnaround cycle is enforced by the target using the TRDY
signal. The target provides valid data, at the earliest one cycle after the turnaround cycle.
The target must drive the address/data signals when DEVSEL is asserted.
During the data phase, the command/byte enable signals indicate which byte lanes are
involved in the current data phase. A data phase may consist of a data transfer and wait
cycles. The C/BE[3D0] signals remain actively driven for both reads and writes from the
Trst clock of the data phase through the end of the transaction.
A data phase completes when data is transferred, which occurs when both IRDY and TRDY
are asserted on the same clock edge. When either IRDY or TRDY is negated, a wait cycle
is inserted and no data is transferred. The initiator indicates the last data phase by negating
FRAME when IRDY is asserted. The transaction is considered complete when data is
transferred in the last data phase.
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
|---|---|
| MPC8240EC | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Processor Hardware Specifications |
| MPC8241 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Intergrated Processor Hardware Specifications |
| MPC8241EC | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC8241 Integrated Processor Hardware Specifications |
| MPC8241LVR166D | 功能描述:微處理器 - MPU INTEGRATED HOST PROC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MPC8241LVR200D | 功能描述:微處理器 - MPU INTEGRATED HOST PROC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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