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參數(shù)資料
| 型號： | MP80C51-16D |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PDIP40 |
| 封裝： | PLASTIC, DIP-40 |
| 文件頁數(shù)： | 192/373頁 |
| 文件大?。?/td> | 12024K |
| 代理商： | MP80C51-16D |
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6462B–ATARM–6-Sep-11
SAM9G10
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The MDIV field is used to control the Master Clock divider. It is possible to choose between
different values (0, 1, 2). The Master Clock output is Processor Clock divided by 1, 2 or 4,
depending on the value programmed in MDIV. By default, MDIV is set to 0, which indicates
that the Processor Clock is equal to the Master Clock.
Once the PMC_MCKR register has been written, the user must wait for the MCKRDY bit to
be set in the PMC_SR register. This can be done either by polling the status register or by
waiting for the interrupt line to be raised if the associated interrupt to MCKRDY has been
enabled in the PMC_IER register.
The PMC_MCKR register must not be programmed in a single write operation. The pre-
ferred programming sequence for the PMC_MCKR register is as follows:
If a new value for CSS field corresponds to PLL Clock,
– Program the PRES field in the PMC_MCKR register.
– Wait for the MCKRDY bit to be set in the PMC_SR register.
– Program the CSS field in the PMC_MCKR register.
– Wait for the MCKRDY bit to be set in the PMC_SR register.
If a new value for CSS field corresponds to Main Clock or Slow Clock,
– Program the CSS field in the PMC_MCKR register.
– Wait for the MCKRDY bit to be set in the PMC_SR register.
– Program the PRES field in the PMC_MCKR register.
– Wait for the MCKRDY bit to be set in the PMC_SR register.
If at some stage one of the following parameters, CSS or PRES, is modified, the MCKRDY
bit will go low to indicate that the Master Clock and the Processor Clock are not ready yet.
The user must wait for MCKRDY bit to be set again before using the Master and Processor
Clocks.
Note:
IF PLLx clock was selected as the Master Clock and the user decides to modify it by writing in
CKGR_PLLR (CKGR_PLLAR or CKGR_PLLBR), the MCKRDY flag will go low while PLL is
unlocked. Once PLL is locked again, LOCK (LOCKA or LOCKB) goes high and MCKRDY is set.
While PLLA is unlocked, the Master Clock selection is automatically changed to Slow Clock. While
PLLB is unlocked, the Master Clock selection is automatically changed to Main Clock. For further
information, see Section 27.9.2. “Clock Switching Waveforms” on page 275.
Code Example:
write_register(PMC_MCKR,0x00000001)
wait (MCKRDY=1)
write_register(PMC_MCKR,0x00000011)
wait (MCKRDY=1)
The Master Clock is main clock divided by 16.
The Processor Clock is the Master Clock.
6.
Selection of Programmable clocks
Programmable clocks are controlled via registers; PMC_SCER, PMC_SCDR and
PMC_SCSR.
Programmable clocks can be enabled and/or disabled via the PMC_SCER and PMC_SCDR
registers. Depending on the system used, 4 Programmable clocks can be enabled or dis-
相關PDF資料 |
PDF描述 |
|---|---|
| MR80C52CXXX-25SHXXX:D | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CQCC44 |
| MR80C32E-16SBD | 8-BIT, 16 MHz, MICROCONTROLLER, CQCC44 |
| MD80C52XXX-30P883 | 8-BIT, MROM, 30 MHz, MICROCONTROLLER, CDIP40 |
| MC80C52TXXX-30SCD | 8-BIT, MROM, 30 MHz, MICROCONTROLLER, CDIP40 |
| MR83C154TXXX-25/883D | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CQCC44 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MP81 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:BRIDGE RECTIFIERS |
| MP810 | 制造商:GOOD-ARK 制造商全稱:GOOD-ARK Electronics 功能描述:SILICON BRIDGE RECTIFIERS |
| MP-810 | 制造商:JAMECO BENCHPRO 功能描述:4-Piece Plier/Cutter/Screwdrivers Set |
| MP8100 | 制造商:MPS 制造商全稱:Monolithic Power Systems 功能描述:Precision High-Side Current-Sense Amplifier |
| MP8100DS | 制造商:MPS 制造商全稱:Monolithic Power Systems 功能描述:Precision High-Side Current-Sense Amplifier |
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