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參數(shù)資料
| 型號： | MN101CF54DAL |
| 廠商： | PANASONIC CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 14 MM, 0.65 MM PITCH, PLASTIC, LQFP-80 |
| 文件頁數(shù)： | 350/544頁 |
| 文件大?。?/td> | 2900K |
| 代理商： | MN101CF54DAL |
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Chapter 12
Serial Interface 2
Operation
XII - 13
nEmergency Reset for Communication
This LSI contains emergency reset function for abnormal operation. The emergency reset can be used
by setting both of the SC2SBOS flag and the SC2SBIS flag of the SC2MD1 register to "0" (the SBO2 pin
function : port, input data : input "1"). When the emergency reset is used, the SC2BSY flag of the
SC2MD0 register is cleared, but other control registers hold their set values.
nLast bit of Transmission Data
Table 12-3-4 shows the data output holding period of the last bit at transmission, and the minimum data
input period of the last bit at reception. At slave, setup for the internal clock is needed to keep data
holding time at data transmission. After the last bit data output holding period, "H" is output.
nData Input Pin Setup
There are 2 communication modes; 3 channels (clock pin(SBT2 pin), data output pin (SBO2 pin), data
input pin (SBI2 pin)) and 2 channels (clock pin (SBT2 pin), data I/O pin (SBO2 pin)). The SBI2 pin can be
used only for serial data input. The SBO2 pin can be selected for serial data input or output. The SC2IOM
flag of the SC2MD1 register can specify if serial data is input from the SBI2 pin, or the SBO2 pin. When
"data input from the SBO2 pin" is selected to communicate with 2 channels, the SBO2 pin's direction
control by the P0DIR3 flag of the P0DIR register can switch the transmission / reception. At this time, the
SBI2 pin is not used, so that it can be used as a general port.
Table 12-3-4
Last bit Data Length of Transmission Data
The transfer speed should be up to 2.5 MHz. If the transfer clock is operated at more than 2.5
MHz, the transmission data may be output correctly.
at transmission
Last bit data holding period
at reception
Last bit data input period
at master
1 bit data length
1 bit data length (minimum)
at slave
[1 bit data length of external clock x 1/2]
+ [internal clock cycle x (1/2 to 1) ]
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| MN101D01F | 8-BIT, OTPROM, MICROCONTROLLER, PQFP100 |
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參數(shù)描述 |
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| MN101CF66G | 制造商:PANASONIC 制造商全稱:Panasonic Semiconductor 功能描述:MN101C66D |
| MN101CF70C | 制造商:PANASONIC 制造商全稱:Panasonic Semiconductor 功能描述:MN101C70C |
| MN101CF74G | 制造商:PANASONIC 制造商全稱:Panasonic Semiconductor 功能描述:MN101C74F |
| MN101CF77G | 制造商:PANASONIC 制造商全稱:Panasonic Semiconductor 功能描述:MN101C77A |
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