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參數(shù)資料
| 型號： | MN101CF54DAL |
| 廠商： | PANASONIC CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 14 MM, 0.65 MM PITCH, PLASTIC, LQFP-80 |
| 文件頁數(shù)： | 190/544頁 |
| 文件大?。?/td> | 2900K |
| 代理商： | MN101CF54DAL |
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I - 11
Chapter 1 Overview
Pin Description
1-3-3
Pin Functions
Table 1-3-2
Pin Function Summary (1/7)
Name
No.
I/O
Other Function
Function
Description
80LQFP
84QFP
VSS
VDD
9
15
27
44
11
17
29
47
Power supply pin Supply 2.0 V to 5.5 V to VDD and0V to VSS.
OSC1
OSC2
11
10
13
12
Input
Output
Clock input pin
Clock output pin
Connect these oscillation pins to ceramic or crystal
oscillators for high-frequency clock operation.
If the clock is an external input, connect it to OSC1 and
leave OSC2 open. The chip will not operate with an
external clock when using either the STOP or SLOW
modes.
XI
XO
13
14
15
16
Input
Output
Clock input pin
Clock output pin
Connect these oscillation pins to crystal oscillators for
low-frequency clock operation.
If the clock is an external input, connect it to XI and leave
XO open. The chip will not operate with an external
clock when using the STOP mode. If these pins are not
used, connect XI to VSS and leave XO open.
NRST
16
18
Input
P27
Reset pin
[Active low]
This pin resets the chip when power is turned on, is
allocated as P27 and contains an internal pull-up
resistor. Setting this pin low initializes the internal state
of the device. Thereafter, setting the input to high
releases the reset. The hardware waits for the system
clock to stabilize, then processes the reset interrupt.
Also, if "0" is written to P27 and the reset is initiated by
software, a low level will be output. The output has an
n-channel open-drain configuration. If a capacitor is to
be inserted between NRST and VSS,itis
recommended that a discharge diode be placed
between NRST and VDD.
P00
P01
P02
P03
P04
P05
P06
28
29
30
31
32
33
34
30
31
32
33
34
35
36
I/O
SBO0, TXDA
SBI0, RXDA
SBT0
SBO2
SBI2
SBT2
I/O port 0
7-bit CMOS tri-state I/O port.
Each bit can be set individually as either an input or
output by the P0DIR register. A pull-up / pull-down
resistor for each bit can be selected individually by the
P0PLUD register. However, pull-up and pull-down
resistors cannot be mixed.
At reset, the i nput mode i s selected and pull-up
resistors are disabled (high impedance output).
P10
P11
P12
P13
P14
P15
35
36
37
38
39
40
37
38
39
40
41
42
I/O
TM0IO, RMOUT
TM1IO
TM2IO
TM3IO
TM7IO
TM8IO
I/O port 1
6-bit CMOS tri-state I/O port.
Each bit can be set individually as either an input or
output by the P1DIR register. A pull-upp / pull-down
resistor for each bit can be selected individually by the
P1PLUD register. However, pull-up and pull-down
resistors cannot be mixed.
At reset, the i nput mode i s selected and pull-up
resistors are disabled (high impedance output).
相關(guān)PDF資料 |
PDF描述 |
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| MN101CF77G | 制造商:PANASONIC 制造商全稱:Panasonic Semiconductor 功能描述:MN101C77A |
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