參數(shù)資料
型號: MK3732-17STR
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 5/7頁
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描述: IC VCXO CLK SOURCE ADSL 16-SOIC
標準包裝: 2,500
類型: PLL 時鐘合成器,VCXO
PLL:
輸入: 晶體
輸出: CMOS
電路數(shù): 1
比率 - 輸入:輸出: 2:2
差分 - 輸入:輸出: 無/無
頻率 - 最大: 49.46MHz
除法器/乘法器: 無/無
電源電壓: 3.15 V ~ 3.45 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 16-SOIC(0.154",3.90mm 寬)
供應商設備封裝: 16-SOIC
包裝: 帶卷 (TR)
MK3732-17
ADSL VCXO CLOCK SOURCE
VCXO AND SYNTHESIZER
IDT / ICS ADSL VCXO CLOCK SOURCE
5
MK3732-17
REV D 050803
AC Electrical Characteristics
VDD = 3.3V ±5%, Ambient Temperature 0 to +70° C, unless stated otherwise
Note 1: Measured with a 15 pF load.
Note 2: External pullable crystal must conform with those listed in application note MAN05
Thermal Characteristics
Input Low Voltage, binary
inputs
VIL
S2, S1, OE
0.8
V
Input Low Voltage, trinary input
VIL
S0
0.5
V
Operating Supply Current
IDD
No load
15
mA
Input Capacitance
CIN
S2:S0, OE
5
pF
VIN, VCXO Control Voltage
VIA
03.3
V
Internal Pull-up Resistor
RPU
S2:S0, OE
430
k
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Crystal Frequency
13.248
MHz
Output Clock Frequency
See Table on Page 2
MHz
Output Clock Rise Time
tOR
0.8 to 2.0V, Note 1
1.5
ns
Output Clock Fall Time
tOF
2.0 to 0.8V, Note 1
1.5
ns
Output Clock Duty Cycle
tD
At VDD/2, Note 1
40
60
%
Maximum Absolute
Jitter
tj
Note 1, deviation from mean
±150
ps
Phase Noise, relative to
carrier
10 kHz offset
-124
dBc/Hz
Frequency Synthesis
Error
Both clocks
0
ppm
VCXO Pullability
FP
0V < VIN < 3.3V, Note 2
±100
ppm
VCXO Gain
VIN = (VDD/2)±1, Note 2
150
ppm/V
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Thermal Resistance Junction to
Ambient
θ
JA
Still air
120
°C/W
θ
JA
1 m/s air flow
115
°C/W
θ
JA
3 m/s air flow
105
°C/W
Thermal Resistance Junction to Case
θ
JC
58
°C/W
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
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