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參數(shù)資料
| 型號： | MK2308G-1HTR |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 時鐘及定時 |
| 英文描述： | 2308 SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
| 封裝： | 4.40 MM, 0.65 MM PITCH, TSSOP-16 |
| 文件頁數(shù)： | 2/8頁 |
| 文件大?。?/td> | 199K |
| 代理商： | MK2308G-1HTR |
MK2308-1H
3.3 VOLT ZERO DELAY, LOW SKEW BUFFER
ZDB
IDT / ICS 3.3 VOLT ZERO DELAY, LOW SKEW BUFFER
2
MK2308-1H
REV E 070708
Pin Assignment
Output Clock Mode Select Table
Note 1. Outputs are in high impedance state
Note 2. Buffer mode only; not zero delay between input and output
Pin Descriptions
12
1
11
2
10
CLKIN
FBIN
3
9
CLKA1
4
CLKA2
CLKA4
5
VDD
6
CLKA3
7
GND
8
CLKB1
VDD
GND
CLKB4
CLKB2
CLKB3
S2
S1
16
15
14
13
16-pin narrow (150 mil) SOIC and
(173 mil) TSSOP
S2
S1
CLKA1:A4
CLKB1:B4
A & B Source
PLL Status
0
Tri-state (note 1)
PLL
OFF
0
1
Running
Tri-state (note 1)
PLL
ON
1
0
Running
CLKIN (note 2)
OFF
1
Running
PLL
ON
Pin
Number
Pin
Name
Pin Type
Pin Description
1
CLKIN
Input
Clock input (5 V tolerant).
2 - 3
CLKA1:A4
Output
Clock outputs A1:A4. See table above.
4
VDD
Power
Power supply. Connect to 3.3 V.
5
GND
Power
Connect to ground.
6 - 7
CLKB1:B4
Output
Clock outputs B1:B4. See table above.
8
S2
Input
Select input 2. See table above. Internal pull-up.
9
S1
Input
Select input 1. See table above. Internal pull-up.
10 - 11
CLKB1:B4
Output
Clock outputs B1:B4. See table above.
12
GND
Power
Connect to ground.
13
VDD
Power
Power supply. Connect to 3.3 V.
14 - 15
CLKA1:A4
Output
Clock outputs A1:A4. See table above.
16
FBIN
Input
Feedback input. Connect to any output under normal operation (5 V tolerant).
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PDF描述 |
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| MK2308S-1HLFT | 2308 SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
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