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參數(shù)資料
| 型號： | MK2049-11SI |
| 元件分類： | 時鐘產(chǎn)生/分配 |
| 英文描述： | 56 MHz, OTHER CLOCK GENERATOR, PDSO20 |
| 封裝： | 0.300 INCH, SOIC-20 |
| 文件頁數(shù)： | 4/13頁 |
| 文件大?。?/td> | 166K |
| 代理商： | MK2049-11SI |
Communications Clock PLL
MDS 2049-11 C
12
Revision 021402
Integrated Circuit Systems, Inc. q 525 Race Street San Jose, CA 95126 q tel (408) 295-9800 q
www.icst.com
MK2049-11
AC Electrical Characteristics
Unless stated otherwise, VDD = 5V ±5%, Ambient Temperature -40 to +85
° C
Note: Input to output clock skew is not controlled.
Parameter
Symbol
Conditions
Min.
Typ.
Max. Units
VCXO Crystal Pull Range
fXP
Using recommended
crystal
±115
±150
ppm
Crystal Frequency Range
fXTAL
Using recommended
814
MHz
Input Clock Pulse Width
tID
Positive or Negative
Pulse
10
nsec
Phase Detector Jitter Tolerance
tJT
1 UI = phase detector
period
0.4
UI
Input Clock Period Jitter
tOJ
Peak-to-peak
200
400
ps
Intrinsic Output Timing Jitter,
Filtered
500Hz-1.3MHz (OC-3)
tOJf
Derived from phase
noise characteristics,
peak-to-peak 6 sigma
250
ps
Intrinsic Output Timing Jitter,
Filtered
65kHz-5MHz (OC-3)
tOJf
Derived from phase
noise characteristics,
peak-to-peak 6 sigma
150
ps
Intrinsic Output Timing Jitter,
Filtered
1kHz-5MHz (OC-12)
tOJf
Derived from phase
noise characteristics,
peak-to-peak 6 sigma
250
ps
Intrinsic Output Timing Jitter,
Filtered
250kHz-5MHz (OC-12)
tOJf
Derived from phase
noise characteristics,
peak-to-peak 6 sigma
150
ps
Output Duty Cycle (% high time);
CLK1, CLK2
tOD
Measured at VDD/2,
CL=15pF
44
50
65
%
Output High Time, 8k Output
tOH
Measured at VDD/2,
CL=15pF
0.5
VCLK
Period
Output Rise Time
tOR
0.8 to 2.0V, CL=15pF
1.5
2
ns
Output Fall Time
tOF
2.0 to 0.8V, CL=15pF
1.5
2
ns
Nominal Output Impedance
ZOUT
20
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