參數(shù)資料
型號(hào)： MK2049-11SI
元件分類： 時(shí)鐘產(chǎn)生/分配
英文描述： 56 MHz, OTHER CLOCK GENERATOR, PDSO20
封裝： 0.300 INCH, SOIC-20
文件頁(yè)數(shù)： 1/13頁(yè)
文件大?。?/td> 166K
代理商： MK2049-11SI
MK2049-11
MDS 2049-11 C
1
Revision 021402
Integrated Circuit Systems, Inc. q 525 Race Street San Jose, CA 95126 q tel (408) 295-9800 q
www.icst.com
Communications Clock PLL
GENERAL DESCRIPTION
The MK2049-11 is designed to serve as a pin
compatible, performance-improved replacement for the
MK2049-01 when using the 19.44 / 38.88 MHz output
selection. For pin compatibility when using other output
frequencies please refer to the MK2049-10.
The MK2049-11 is a VCXO (Voltage Controlled Crystal
Oscillator) based clock generator that produces a pin
selectable set of common telecommunications
reference frequencies. The output clock is phase
locked to an 8kHz (frame rate) input reference clock.
Features
Pin compatible upgrade for the MK2049-01 when
using the 19.44 / 38.88 MHz output selection
Single 5V power supply
20 pin SOIC package
Industrial temperature range
VCXO-based clock generator
Configurable jitter attenuation characteristics,
excellent for use as a Stratum source de-jitter circuit
PIN ASSIGNMENT
For new 3.3V logic applications, please refer to the
following products:
MK2049-34/35/36
MK2058-01
MK2059-01
MK2069-01/02/03/04
Block Diagram
16
1
15
2
14
NC
N C
3
13
X2
4
12
X1
FS 1
5
11
VD D
6
CA P2
7
VD D
8
VD D
GN D
CA P1
VDD
GND
GN D
CL K2
IC LK
9
10
CL K1
FS 3
8K
FS 2
20
19
18
17
Charge
Pu mp
VC X O
X2
X1
CAP 2
Fee dbac k
Divid er (N )
Refere nc e
Divid er
(us ed in bu ffer
m o de only )
IC LK
Refere nc e
Divid er
P hase
Dete ctor
VC XO
PLL
Fe ed ba ck
Divide r
VC O
T ran slato r
PLL
CLK2
CAP 1
Ou tp ut
Divide r
Divid e
by 2
CLK1
8k
R
Z
C
2
C
1
O ptional Crystal Load C a ps
Divid er V alu e
Look-up Ta ble
FS 3:1
3
C
L
C
L
E xte rn al P u lla ble C rys tal
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PDF描述
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