參數(shù)資料
型號： MFR4310E1MAE40
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 2 CHANNEL(S), 10M bps, SERIAL COMM CONTROLLER, PQFP64
封裝： 10 X 10 MM, 1.40 MM HEIGHT, 0.50 PITCH, LEAD FREE, MS-026BCD, LQFP-64
文件頁數(shù)： 171/268頁
文件大?。?/td> 1718K
代理商： MFR4310E1MAE40
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Electrical Characteristics
MFR4310 Reference Manual, Rev. 1
252
Freescale Semiconductor
A.5
MPC Interface Timing
The CC MPC Interface read/write timing diagram is shown in the following figures.
Writing to the device is accomplished when Chip Enable (CE#) and at least one of the Byte Selects
(BSEL[1:0]#) inputs are LOW (asserted).
Reading from the device is accomplished when Chip Enable (CE#) and Output Enable (OE#) is
LOW (asserted) while both Byte Selects (BSEL[1:0]#) are HIGH (deasserted).
The input/output pins (D[15:0]) are in a high-impedance state when the device is not selected (CE#
is HIGH), the outputs are disabled (OE# HIGH) or during a write operation (CE# LOW and at least
one BSEL[1:0]# LOW).
Table A-13. AMI Interface AC Switching Characteristics Over the Operating Range1
1 t
AMI_CLK is the period in ns of the CHI and host interface clock selected by IF_SEL[1:0] as described in
Characteristic
Symbol
Min
Max
Unit
Read Cycle
Read Time Cycle
tRC
2.5
× t
AMI_CLK + 32
ns
Address Setup Read
tSAR
5ns
Address Hold Read
tHAR
5ns
OE# LOW to Data valid
tDOE
2.5
× t
AMI_CLK + 23
ns
OE# LOW time
tLOE
2.5
× t
AMI_CLK + 27
2
2 Depends on duty cycle of the CHI and host interface clock: t
LOE = (3.0 × tAMI_CLK) - tAMI_CLK_HIGH + 27,
where tAMI_CLK_HIGH is the period in ns of the high phase of the CHI and host interface clock.
ns
OE# HIGH time
tHOE
5ns
OE# LOW to Low-Z
tLZOE
5ns
OE# HIGH to High-Z
tHZOE
15
ns
WE# HIGH to OE# LOW
tWEOE
1
× t
AMI_CLK
ns
Write Cycle
Write Time Cycle
tWC
3
× t
AMI_CLK + 10
ns
Address Setup Write
tSAW
5ns
Address Hold Write
tHAW
5ns
Data Setup
tSD
5ns
Data Hold
tHD
5ns
WE# LOW time
tLWE
1.5
× t
AMI_CLK + 5
ns
WE# HIGH time
tHWE
0.5
× t
AMI_CLK + 5
ns
OE# HIGH to WE# LOW
tOEWE
0ns
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PDF描述
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