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參數(shù)資料
| 型號： | MFR4300 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | FlexRay Communication Controllers |
| 中文描述： | FlexRay通信控制器 |
| 文件頁數(shù)： | 82/266頁 |
| 文件大?。?/td> | 1443K |
| 代理商： | MFR4300 |
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FlexRay Module (FLEXRAYV2)
MFR4300 Data Sheet, Rev. 1
82
Freescale Semiconductor
3.3.2.13
Protocol Interrupt Enable Register 0 (PIER0)
This register defines whether the interrupt flags defined in the
Protocol Interrupt Flag Register 0 (PIFR0)
can generate a interrupt request.
12
PSC_IF
Protocol State Changed Interrupt Flag
— This flag is set when the protocol state in the PROTSTATE field in
the
Protocol Status Register 0 (PSR0)
has changed.
0 No such event.
1 Protocol state changed.
Slot Status Counter Incremented Interrupt Flag
— Each of these flags is set when the SLOTSTATUSCNT
field in the corresponding
Slot Status Counter Registers (SSCR0–SSCR3)
is incremented
.
0 No such event.
1 The corresponding slot status counter has incremented.
Even Cycle Table Written Interrupt Flag
— This flag is set if the FlexRay module has written the sync frame
measurement / ID tables into the FRM for the even cycle.
0 No such event.
1 Sync frame measurement table written
Odd Cycle Table Written Interrupt Flag
— This flag is set if the FlexRay module has written the sync frame
measurement / ID tables into the FRM for the odd cycle.
0 No such event.
1 Sync frame measurement table written
11–8
SSI[3:0]_IF
5
EVT_IF
4
ODT_IF
0x001C
Write: Any Time
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
R FATL
_IE
W
Reset
INTL
_IE
ILCF
_IE
CSA
_IE
MRC
_IE
MOC
_IE
CCL
_IE
MXS
_IE
MTX
_IE
LTXB
_IE
LTXA
_IE
TBVB
_IE
TBVA
_IE
TI2
_IE
TI1
_IE
CYS
_IE
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Figure 3-12. Protocol Interrupt Enable Register 0 (PIER0)
Table 3-19. PIER0 Field Descriptions
Field
Description
15
FATL_IE
Fatal Protocol Error Interrupt Enable
— This bit controls FATL_IF interrupt request generation.
0 interrupt request generation disabled
1 interrupt request generation enabled
Internal Protocol Error Interrupt Enable
— This bit controls INTL_IF interrupt request generation.
0 interrupt request generation disabled
1 interrupt request generation enabled
Illegal Protocol Configuration Interrupt Enable
— This bit controls ILCF_IF interrupt request generation.
0 interrupt request generation disabled
1 interrupt request generation enabled
Cold Start Abort Interrupt Enable
— This bit controls CSA_IF interrupt request generation.
0 interrupt request generation disabled
1 interrupt request generation enabled
Missing Rate Correction Interrupt Enable
— This bit controls MRC_IF interrupt request generation.
0 interrupt request generation disabled
1 interrupt request generation enabled
14
INTL_IE
13
ILCF_IE
12
CSA_IE
11
MRC_IE
Table 3-18. PIFR1 Field Descriptions (Sheet 2 of 2)
Field
Description
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
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