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參數(shù)資料
| 型號： | MF280C51-12R |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, PQFP44 |
| 文件頁數(shù)： | 151/290頁 |
| 文件大?。?/td> | 4178K |
| 代理商： | MF280C51-12R |
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Differences Between the ARM9E-S and the ARM9TDMI
B-4
Copyright 2000 ARM Limited. All rights reserved.
ARM DDI 0165B
nFIQ
Fast interrupt request.
nFIQ
i
nIRQ
Interrupt request.
nIRQ
i
RDATA[31:0]
Data input bus.
DDIN[31:0]
j
WDATA[31:0]
Data output bus. This bus is always driven.
DD[31:0]
j
a. CLK is a rising edge clock. It is inverted with respect to the GCLK signal used on the ARM9TDMI hard macrocell.
b. CLKEN is sampled on the rising edge of CLK. The nWAIT signal on the ARM9TDMI hard macrocell must be held
throughout the high phase of GCLK. This means that the address class outputs (IA[31:1], DA[31:0], DnRW, DMAS,
InTRANS, DnTRANS, and ITBIT) can still change in a cycle in which CLKEN is taken LOW. You must take this
possibility into account when designing a memory system.
c. All the address class signals (IA[31:1], DA[31:0], DnRW, DMAS, InTRANS, DnTRANS, and ITBIT) change on the
rising edge of CLK. In a system with a low-frequency clock this means that the signals can change in the first phase of the
clock cycle. This is unlike the ARM9TDMI hard macrocell where they always change in the last phase of the cycle.
d. The ARM9TDMI featured a combinational path from DABORT to DnMREQ. This path does not exist in ARM9E-S.
e. With ARM9TDMI, the breakpoint and watchpoint inputs had to be asserted in the phase 1 of the cycle following the cycle in
which the data was returned from the memory system. With ARM9E-S, external breakpoints and watchpoints must be
returned in the same cycle as the data.
f.
All JTAG signals are synchronous to CLK on the ARM9E-S. There is no asynchronous TCK as on the ARM9TDMI hard
macrocell. An external synchronizing circuit can be used to generate TCLKEN when an asynchronous TCK is required.
However, CLK must be running.
g. The DBGRQI signal in ARM9TDMI features a combinational input to output path from EDBGRQ. This has been removed
in ARM9E-S.
h. EDBGRQ must be synchronized externally to the macrocell. It is not an asynchronous input as on the ARM9TDMI hard
macrocell.
i.
nFIQ and nIRQ are synchronous inputs to the ARM9E-S, and are sampled on the rising edge of CLK. Asynchronous
interrupts are not supported.
j.
The ARM9E-S supports only unidirectional data buses, RDATA[31:0], and WDATA[31:0]. When a bidirectional bus is
required, you must implement external bus combining logic.
Table B-1 ARM9E-S signals and ARM9TDMI hard macrocell equivalents (continued)
ARM9E-S signal
Function
ARM9TDMI hard
macrocell equivalent
Note
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M43C505F | 4-BIT, MROM, 2 MHz, MICROCONTROLLER |
| MQ80C32-20/883R | 8-BIT, 20 MHz, MICROCONTROLLER, CQFP44 |
| MQ80C52EXXX-25SBR | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CQFP44 |
| MD83C154DTXXX-12P883D | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CDIP40 |
| MR83C154DTXXX-20/883 | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CQCC44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MF283C151C-12 | 制造商:TEMIC 制造商全稱:TEMIC Semiconductors 功能描述:CMOS 0 to 36 MHz Single Chip 8-bit Microcontroller |
| MF283C151C-16 | 制造商:TEMIC 制造商全稱:TEMIC Semiconductors 功能描述:CMOS 0 to 36 MHz Single Chip 8-bit Microcontroller |
| MF283C151C-20 | 制造商:TEMIC 制造商全稱:TEMIC Semiconductors 功能描述:CMOS 0 to 36 MHz Single Chip 8-bit Microcontroller |
| MF283C151C-25 | 制造商:TEMIC 制造商全稱:TEMIC Semiconductors 功能描述:CMOS 0 to 36 MHz Single Chip 8-bit Microcontroller |
| MF283C151C-30 | 制造商:TEMIC 制造商全稱:TEMIC Semiconductors 功能描述:CMOS 0 to 36 MHz Single Chip 8-bit Microcontroller |
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