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參數(shù)資料
| 型號： | MD80C52XXX-12MQ |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CDIP40 |
| 封裝： | CERAMIC, DIP-40 |
| 文件頁數(shù)： | 306/313頁 |
| 文件大?。?/td> | 4988K |
| 代理商： | MD80C52XXX-12MQ |
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92
32000D–04/2011
AVR32
8.4
Event priority
Several instructions may be in the pipeline at the same time, and several events may be issued
in each pipeline stage. This implies that several pending exceptions may be in the pipeline
simultaneously. Priorities must therefore be imposed, ensuring that the correct event is serviced
first. The priority scheme obeys the following rules:
1.
If several instructions trigger events, the instruction furthest down the pipeline is ser-
viced first, even if upstream instructions have pending events of higher priority.
2.
If this instruction has several pending events, the event with the highest priority is ser-
viced first. After this event has been serviced, all pending events are cleared and the
instruction is restarted.
Details about the timing of events is IMPLEMENTATION DEFINED, and given in the hardware
manual for the specific implementation.
8.5
Event handling in secure state
Interrupt and exception handling in AVR32A and AVR32B has been described in the previous
chapters. This behavior is modified in the following way when interrupts and exceptions are
received in secure state:
A sscall instruction will set SR[GM]. In secure state, SR[GM] masks both INT0-INT3, and
NMI. Clearing SR[GM], INT0-INT3 and NMI will remove the mask of these event sources.
INT0-INT3 are still additionally masked by the I0M-I3M bits in the status register.
sscall has handler address at offset 0x4 relative to the reset handler address.
Exceptions have a handler address at offset 0x8 relative to the reset handler address.
NMI has a handler address at offset 0xC relative to the reset handler address.
BREAKPOINT has a handler address at offset 0x10 relative to the reset handler address.
INT0-INT3 are not autovectored, but have a common handler address at offset 0x14 relative
to the reset handler address.
Note that in the secure state, all exception sources share the same handler address. It is there-
fore not possible to separate different exception causes when in the secure world. The secure
world system must be designed to support this, the most obvious solution is to design the secure
software so that exceptions will not arise.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MR80C52TXXX-16P883R | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44 |
| MQ80C52CXXX-16/883D | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQFP44 |
| MQ80C32-30/883D | 8-BIT, 30 MHz, MICROCONTROLLER, CQFP44 |
| MR80C32E-12SC | 8-BIT, 12 MHz, MICROCONTROLLER, CQCC44 |
| MD80C32-36SCD | 8-BIT, 36 MHz, MICROCONTROLLER, CDIP40 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MD80C86 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MD80C862 | 制造商:Intel 功能描述:PROCESSOR:MICRO-PROCESSOR |
| MD80C86-2 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MD80C86-2/883 | 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube 制造商:Rochester Electronics LLC 功能描述:CPU 16BILT 5V CMOS 8MHZ 40CDIP - Bulk |
| MD80C86-2/B | 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube |
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