參數(shù)資料
型號： MCIMX357CVM5BR2
廠商： Freescale Semiconductor
文件頁數(shù)： 73/147頁
文件大?。?/td> 0K
描述： IC MPU I.MX35 400MAPBGA
標準包裝： 1,000
系列： i.MX35
核心處理器： ARM11
芯體尺寸： 32-位
速度： 532MHz
連通性： 1 線，CAN，EBI/EMI，以太網(wǎng)，I²C，MMC，SPI，SSI，UART/USART，USB OTG
外圍設(shè)備： DMA，I²S，LCD，POR，PWM，WDT
輸入/輸出數(shù)： 96
程序存儲器類型： ROMless
RAM 容量： 128K x 8
電壓 - 電源 (Vcc/Vdd)： 1.33 V ~ 1.47 V
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 400-LFBGA
包裝： 帶卷 (TR)
i.MX35 Applications Processors for Industrial and Consumer Products, Rev. 10
Freescale Semiconductor
31
4.9.3
DPLL Electrical Specifications
There are three PLLs inside the i.MX35, all based on the same PLL design. The reference clock for these
PLLs is normally generated from an external 24-MHz crystal connected to an internal oscillator via
EXTAL24M and XTAL24 pins. It is also possible to connect an external 24-MHz clock directly to
EXTAL24M, bypassing the internal oscillator.
DPLL specifications are listed in Table 28.
If crystals are used instead of external oscillators, they should meed the following specifications:
CS10
MISO hold time
tHmiso
5—
ns
CS11
SPI_RDY setup time
tSDRY
5—
ns
Table 28. DPLL Specifications
Parameter
Min. Typ. Max.
Unit
Comments
Reference clock frequency
10
24
100
MHz
Max. allowed reference clock phase noise
—
0.03
0.01
0.15
2 Tdck1
1 There are two PLL are used in the i.MX35, MPLL and PPLL. Both are based on same DPLL design.
Fmodulation < 50 kHz
50 kHz < Fmodulation 300 Hz
Fmodulation > 300 KHz
Frequency lock time (FOL mode or non-integer MF)
—
80
μs—
Phase lock time
—
100
μs—
Max. allowed PL voltage ripple
—
150
100
150
mV
Fmodulation < 50 kHz
50 kHz < Fmodulation 300 Hz
Fmodulation > 300 KHz
Table 29. Clock Input Tolerance
Parameters
OSC24M
OSC_AUDIO
Normal Frequency
24 MHz
25.576 MHz
Frequency Tolerance
30 ppm
20 ppm (high quality)
ESR
<80
Ω
<80
Ω
Load Capacitance
8 pF-12 pF
Shunt capacitance
<7 pF
Level of drive
>150
μW
>150
μW
Table 27. CSPI Interface Timing Parameters (continued)
ID
Parameter
Symbol
Min.
Max.
Units
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PDF描述
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參數(shù)描述
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