參數(shù)資料
型號： MCF5407FT220
廠商： Freescale Semiconductor
文件頁數(shù)： 53/546頁
文件大小： 0K
描述： IC MPU 32B 220MHZ COLDF 208-FQFP
標(biāo)準(zhǔn)包裝： 24
系列： MCF540x
核心處理器： Coldfire V4
芯體尺寸： 32-位
速度： 220MHz
連通性： EBI/EMI，I²C，UART/USART
外圍設(shè)備： DMA，WDT
輸入/輸出數(shù)： 16
程序存儲器類型： ROMless
RAM 容量： 4K x 8
電壓 - 電源 (Vcc/Vdd)： 1.65 V ~ 3.6 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 208-BFQFP
包裝： 托盤
配用： M5407C3-ND - KIT EVAL FOR MCF5407 W/ETHERNET
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4-22
MCF5407 User’s Manual
Cache Registers
27
DHLCK
Half-data cache lock mode
0 Normal operation. The cache allocates the lowest invalid way. If all ways are valid, the cache
allocates the way pointed at by the counter and then increments this counter modulo-4.
1 Half-cache operation. The cache allocates to the lower invalid way of levels 2 and 3; if both are
valid, the cache allocates to way 2 if the high-order bit of the round-robin counter is zero;
otherwise, it allocates way 3 and increments the round-robin counter modulo-2. This locks the
content of ways 0 and 1. Ways 0 and 1 are still updated on write hits and may be pushed or
cleared by specic cache push/invalidate instructions.
This implementation allows maximum use of available cache memory and provides the exibility
of setting DHLCK before, during, or after allocations occur.
26–25
DDCM
Default data cache mode. For normal operations that do not hit in the RAMBARs or ACRs, this
eld denes the effective cache mode.
00 Cacheable write-through imprecise
01 Cacheable copyback
10 Cache-inhibited precise
11 Cache-inhibited imprecise
Precise and imprecise accesses are described in Section 4.9.2, “Cache-Inhibited Accesses.”
24
DCINVA
Data cache invalidate all. Writing a 1 to this bit initiates entire cache invalidation. Once
invalidation is complete, this bit automatically returns to 0; it is not necessary to clear it explicitly.
Note the caches are not cleared on power-up or normal reset, as shown in Figure 4-4.
0 No invalidation is performed.
1 Initiate invalidation of the entire data cache. The cache controller sequentially clears V and M
bits in all sets. Subsequent data accesses stall until the invalidation is nished, at which point,
this bit is automatically cleared. In copyback mode, the cache should be ushed using a
CPUSHL instruction before setting this bit.
23–20
—
Reserved, should be cleared.
19
BEC
Enable branch cache. The branch cache is described in Section 2.1.2.1.1, “Branch Acceleration.”
0 Branch cache disabled. This may be useful if code is unlikely to be reused.
1 Branch cache enabled.
18
BCINVA
Branch cache invalidate. Invalidation occurs when this bit is written as a 1. Note that branch
caches are not cleared on power-up or normal reset.
0 No invalidation is performed.
1 Initiate an invalidation of the entire branch cache.
17–16
—
Reserved. These bits must be cleared; otherwise performance may be affected.
15
IEC
Enable instruction cache
0 Instruction cache disabled. All instructions and tags in the cache are preserved.
1 Instruction cache enabled.
14
—
Reserved, should be cleared.
13
DNFB
Default cache-inhibited ll buffer
0 Fill buffer does not store cache-inhibited instruction accesses (16 or 32 bits).
1 Fill buffer can store cache-inhibited accesses. The buffer is used only for normal (TT = 0)
instruction reads of a cache-inhibited region. Instructions are loaded into the buffer by a burst
access (line ll). They stay in the buffer until they are displaced; subsequent accesses may not
appear on the external bus.
Setting DNFB can cause a coherency problem for self-modifying code. If a cache-inhibited
access uses the buffer while DNFB = 1, instructions remain valid in the buffer until a
cache-invalidate-all instruction, another cache-inhibited burst, or a miss that initiates a ll. A write
to the line in the ll goes to the external bus without updating or invalidating the buffer.
Subsequent reads of that written data are serviced by the ll buffer and receive stale information.
12
IDPI
Instruction CPUSHL invalidate disable.
0 Normal operation. A CPUSHL instruction causes the selected line to be invalidated.
1 No clear operation. A CPUSHL instruction causes the selected line to be left valid.
Table 4-4. CACR Field Descriptions (Continued)
Bits
Name
Description
相關(guān)PDF資料
PDF描述
1828862-4 CONN. KIT SM LC SECURE BLUE
VI-24Y-IW-F2 CONVERTER MOD DC/DC 3.3V 66W
1828862-3 CONN. KIT SM LC SECURE GREEN
VI-24Y-IW-F1 CONVERTER MOD DC/DC 3.3V 66W
1828862-2 CONN. KIT SM LC SECURE YELLOW
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MCF54410CMF250 制造商:Freescale Semiconductor 功能描述:MCF54410CMF250 - Bulk
MCF54415CMJ250 功能描述:微處理器 - MPU COLDFIREV4M CORE C90LP RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324
MCF54415CMJ250 制造商:Freescale Semiconductor 功能描述:IC 32-BIT MCU COLDFIRE 250MHZ 256-MA
MCF54416CMJ250 功能描述:微處理器 - MPU COLDFIREV4M CORE C90LP RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324
MCF54416CMJ250 制造商:Freescale Semiconductor 功能描述:IC 32-BIT MPU COLDFIRE 250MHZ 256-MA
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