參數(shù)資料
型號： MCF5407FT220
廠商： Freescale Semiconductor
文件頁數(shù)： 283/546頁
文件大小： 0K
描述： IC MPU 32B 220MHZ COLDF 208-FQFP
標(biāo)準(zhǔn)包裝： 24
系列： MCF540x
核心處理器： Coldfire V4
芯體尺寸： 32-位
速度： 220MHz
連通性： EBI/EMI，I²C，UART/USART
外圍設(shè)備： DMA，WDT
輸入/輸出數(shù)： 16
程序存儲器類型： ROMless
RAM 容量： 4K x 8
電壓 - 電源 (Vcc/Vdd)： 1.65 V ~ 3.6 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 208-BFQFP
包裝： 托盤
配用： M5407C3-ND - KIT EVAL FOR MCF5407 W/ETHERNET
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Chapter 14. UART Modules
14-11
Register Descriptions
Table 14-7. USRn Field Descriptions
Bits
Name
Description
7
RB
Received break. The received break circuit detects breaks that originate in the middle of a received
character. However, a break in the middle of a character must persist until the end of the next
detected character time. RB is not used (and is always 0) in modem mode.
0 No break was received.
1 An all-zero character of the programmed length was received without a stop bit. RB is valid only
when RxRDY = 1. Only a single FIFO position is occupied when a break is received. Further
entries to the FIFO are inhibited until RxD returns to the high state for at least one-half bit time,
which is equal to two successive edges of the UART clock.
6
FE
Framing error. FE is not used (and is always 0) in modem mode.
0 No framing error occurred.
1 No stop bit was detected when the corresponding data character in the FIFO was received. The
stop-bit check occurs in the middle of the rst stop-bit position. FE is valid only when RxRDY = 1.
5
PE
Parity error. Valid only if RxRDY = 1. PE is not used (and is always 0) in modem mode.
0 No parity error occurred.
1 If UMR1
n[PM] = 0x (with parity or force parity), the corresponding character in the FIFO was
received with incorrect parity. If UMR1
n[PM] = 11 (multidrop), PE stores the received A/D bit.
4
OE
Overrun error. Indicates whether an overrun occurs. OE also functions this way for UART1 in
modem mode. (For purposes of overrun, FIFO full means all space in the FIFO is occupied; the Rx
FIFO threshold is irrelevant to overrun.)
0 No overrun occurred.
1 One or more characters in the received data stream have been lost. OE is set upon receipt of a
new character when the FIFO is full and a character is already in the shift register waiting for an
empty FIFO position. When this occurs, the character in the receiver shift register and its break
detect, framing error status, and parity error, if any, are lost. OE is cleared by the RESET ERROR
STATUS
command in UCR
n.
3
TxEMP
Transmitter empty. For UART1, the function of TxEMP depends on which mode is used.
UART mode:
0 The transmitter buffer is not empty. Either a character is being shifted out, or the transmitter is
disabled. The transmitter is enabled/disabled by programming UCR
n[TC].
1 The transmitter has underrun (both the transmitter holding register and transmitter shift registers
are empty). This bit is set after transmission of the last stop bit of a character if there are no
characters in the transmitter holding register awaiting transmission.
Modem mode:
0 The transmitter does not have underrun as described above.
1 The transmitter has underrun, which means the number of bytes in the Tx FIFO is zero, the Tx
shift register is empty, and a frame sync occurs. In other words, the time has come to transmit a
new sample but no sample is available in the Tx shift register. Unlike UART mode, TxEMP high
indicates an error condition similar to the overrun condition (OE = 1), and as such it is now
cleared the same way as OE, by a RESET ERROR STATUS command in the UCR
n and not by a
RESET TRANSMITTER
command in the UCR
n.
2
TxRDY
Transmitter ready.
UART0:
0 The CPU loaded the transmitter holding register or the transmitter is disabled.
1 The transmitter holding register is empty and ready for a character. TxRDY is set when a
character is sent to the transmitter shift register and when the transmitter is rst enabled. If the
transmitter is disabled, characters loaded into the transmitter holding register are not sent.
UART1 (in UART or modem modes):
0 The transmitter FIFO is not empty, or the transmitter is disabled.
1 The transmitter FIFO is empty, as dened by TXLVL. TxRDY is set when the number of bytes in
the Tx FIFO falls to, or below, the TXLVL value, due to the transfer of a sample (1 or 2 bytes) from
the Tx FIFO to the Tx shift register.
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