參數(shù)資料
型號： MC9S08AW60CPUE
廠商： Freescale Semiconductor
文件頁數(shù)： 272/324頁
文件大?。?/td> 0K
描述： IC MCU 60KB FLASH 64-LQFP
標(biāo)準(zhǔn)包裝： 160
系列： S08
核心處理器： S08
芯體尺寸： 8-位
速度： 40MHz
連通性： I²C，SCI，SPI
外圍設(shè)備： LVD，POR，PWM，WDT
輸入/輸出數(shù)： 54
程序存儲器容量： 60KB（60K x 8）
程序存儲器類型： 閃存
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 16x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 64-LQFP
包裝： 托盤
產(chǎn)品目錄頁面： 729 (CN2011-ZH PDF)
配用： DEMO9S08AW60E-ND - DEMO BOARD FOR MC9S08AW60
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Chapter 4 Memory
MC9S08AW60 Data Sheet, Rev 2
Freescale Semiconductor
51
4.4.1
Features
Features of the FLASH memory include:
FLASH Size
— MC9S08AW60 — 63280 bytes (124 pages of 512 bytes each)
— MC9S08AW48 — 49152 bytes (96 pages of 512 bytes each)
— MC9S08AW32 — 32768 bytes (64 pages of 512 bytes each)
— MC9S08AW16 — 16384 bytes (32 pages of 512 bytes each)
Single power supply program and erase
Command interface for fast program and erase operation
Up to 100,000 program/erase cycles at typical voltage and temperature
Flexible block protection
Security feature for FLASH and RAM
Auto power-down for low-frequency read accesses
4.4.2
Program and Erase Times
Before any program or erase command can be accepted, the FLASH clock divider register (FCDIV) must
be written to set the internal clock for the FLASH module to a frequency (fFCLK) between 150 kHz and
200 kHz (see Section 4.6.1, “FLASH Clock Divider Register (FCDIV)”). This register can be written only
once, so normally this write is done during reset initialization. FCDIV cannot be written if the access error
ag, FACCERR in FSTAT, is set. The user must ensure that FACCERR is not set before writing to the
FCDIV register. One period of the resulting clock (1/fFCLK) is used by the command processor to time
program and erase pulses. An integer number of these timing pulses are used by the command processor
to complete a program or erase command.
Table 4-5 shows program and erase times. The bus clock frequency and FCDIV determine the frequency
of FCLK (fFCLK). The time for one cycle of FCLK is tFCLK = 1/fFCLK. The times are shown as a number
of cycles of FCLK and as an absolute time for the case where tFCLK =5 μs. Program and erase times
shown include overhead for the command state machine and enabling and disabling of program and erase
voltages.
Table 4-5. Program and Erase Times
Parameter
Cycles of FCLK
Time if FCLK = 200 kHz
Byte program
9
45
μs
Byte program (burst)
4
20
μs1
1 Excluding start/end overhead
Page erase
4000
20 ms2
2 Because the page and mass erase times can be longer than the COP watchdog timeout, the
COP should be serviced during any software erase routine.
Mass erase
20,000
100 ms2
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