參數(shù)資料
型號： MC9S08AW60CPUE
廠商： Freescale Semiconductor
文件頁數(shù)： 138/324頁
文件大?。?/td> 0K
描述： IC MCU 60KB FLASH 64-LQFP
標準包裝： 160
系列： S08
核心處理器： S08
芯體尺寸： 8-位
速度： 40MHz
連通性： I²C，SCI，SPI
外圍設備： LVD，POR，PWM，WDT
輸入/輸出數(shù)： 54
程序存儲器容量： 60KB（60K x 8）
程序存儲器類型： 閃存
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 5.5 V
數(shù)據(jù)轉換器： A/D 16x10b
振蕩器型： 內部
工作溫度： -40°C ~ 85°C
封裝/外殼： 64-LQFP
包裝： 托盤
產品目錄頁面： 729 (CN2011-ZH PDF)
配用： DEMO9S08AW60E-ND - DEMO BOARD FOR MC9S08AW60
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Chapter 13 Inter-Integrated Circuit (S08IICV1)
MC9S08AW60 Data Sheet, Rev 2
222
Freescale Semiconductor
13.3.3
IIC Control Register (IIC1C)
76543210
R
IICEN
IICIE
MST
TX
TXAK
000
W
RSTA
Reset
00000000
= Unimplemented or Reserved
Figure 13-5. IIC Control Register (IIC1C)
Table 13-4. IIC1C Register Field Descriptions
Field
Description
7
IICEN
IIC Enable — The IICEN bit determines whether the IIC module is enabled.
0 IIC is not enabled.
1 IIC is enabled.
6
IICIE
IIC Interrupt Enable — The IICIE bit determines whether an IIC interrupt is requested.
0 IIC interrupt request not enabled.
1 IIC interrupt request enabled.
5
MST
Master Mode Select — The MST bit is changed from a 0 to a 1 when a START signal is generated on the bus
and master mode is selected. When this bit changes from a 1 to a 0 a STOP signal is generated and the mode
of operation changes from master to slave.
0 Slave Mode.
1 Master Mode.
4
TX
Transmit Mode Select — The TX bit selects the direction of master and slave transfers. In master mode this bit
should be set according to the type of transfer required. Therefore, for address cycles, this bit will always be high.
When addressed as a slave this bit should be set by software according to the SRW bit in the status register.
0 Receive.
1 Transmit.
3
TXAK
Transmit Acknowledge Enable — This bit species the value driven onto the SDA during data acknowledge
cycles for both master and slave receivers.
0 An acknowledge signal will be sent out to the bus after receiving one data byte.
1 No acknowledge signal response is sent.
2
RSTA
Repeat START — Writing a one to this bit will generate a repeated START condition provided it is the current
master. This bit will always be read as a low. Attempting a repeat at the wrong time will result in loss of arbitration.
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