參數(shù)資料
型號： MC9S08AW60CFDE
廠商： Freescale Semiconductor
文件頁數(shù)： 43/324頁
文件大小： 0K
描述： IC MCU 60KB FLASH 48-QFN
標(biāo)準(zhǔn)包裝： 260
系列： S08
核心處理器： S08
芯體尺寸： 8-位
速度： 40MHz
連通性： I²C，SCI，SPI
外圍設(shè)備： LVD，POR，PWM，WDT
輸入/輸出數(shù)： 38
程序存儲器容量： 60KB（60K x 8）
程序存儲器類型： 閃存
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 48-VFQFN 裸露焊盤
包裝： 托盤
產(chǎn)品目錄頁面： 729 (CN2011-ZH PDF)
配用： DEMO9S08AW60E-ND - DEMO BOARD FOR MC9S08AW60
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Chapter 8 Internal Clock Generator (S08ICGV4)
MC9S08AW60 Data Sheet, Rev 2
Freescale Semiconductor
137
8.3.2
ICG Control Register 2 (ICGC2)
76543210
R
LOLRE
MFD
LOCRE
RFD
W
Reset
00000000
Figure 8-7. ICG Control Register 2 (ICGC2)
Table 8-2. ICGC2 Register Field Descriptions
Field
Description
7
LOLRE
Loss of Lock Reset Enable — The LOLRE bit determines what type of request is made by the ICG following a
loss of lock indication. The LOLRE bit only has an effect when LOLS is set.
0
Generate an interrupt request on loss of lock.
1
Generate a reset request on loss of lock.
6:4
MFD
Multiplication Factor — The MFD bits control the programmable multiplication factor in the FLL loop. The value
specied by the MFD bits establishes the multiplication factor (N) applied to the reference frequency. Writes to
the MFD bits will not take effect if a previous write is not complete. Select a low enough value for N such that
fICGDCLK does not exceed its maximum specied value.
000 Multiplication factor = 4
001 Multiplication factor = 6
010 Multiplication factor = 8
011 Multiplication factor = 10
100 Multiplication factor = 12
101 Multiplication factor = 14
110 Multiplication factor = 16
111 Multiplication factor = 18
3
LOCRE
Loss of Clock Reset Enable — The LOCRE bit determines how the system manages a loss of clock condition.
0
Generate an interrupt request on loss of clock.
1
Generate a reset request on loss of clock.
2:0
RFD
Reduced Frequency Divider — The RFD bits control the value of the divider following the clock select circuitry.
The value specied by the RFD bits establishes the division factor (R) applied to the selected output clock source.
Writes to the RFD bits will not take effect if a previous write is not complete.
000 Division factor = 1
001 Division factor = 2
010 Division factor = 4
011 Division factor = 8
100 Division factor = 16
101 Division factor = 32
110 Division factor = 64
111 Division factor = 128
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