參數(shù)資料
型號： MC9S08AW60CFDE
廠商： Freescale Semiconductor
文件頁數(shù)： 120/324頁
文件大小： 0K
描述： IC MCU 60KB FLASH 48-QFN
標(biāo)準(zhǔn)包裝： 260
系列： S08
核心處理器： S08
芯體尺寸： 8-位
速度： 40MHz
連通性： I²C，SCI，SPI
外圍設(shè)備： LVD，POR，PWM，WDT
輸入/輸出數(shù)： 38
程序存儲器容量： 60KB（60K x 8）
程序存儲器類型： 閃存
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 48-VFQFN 裸露焊盤
包裝： 托盤
產(chǎn)品目錄頁面： 729 (CN2011-ZH PDF)
配用： DEMO9S08AW60E-ND - DEMO BOARD FOR MC9S08AW60
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Chapter 12 Serial Peripheral Interface (S08SPIV3)
MC9S08AW60 Data Sheet, Rev 2
206
Freescale Semiconductor
NOTE
Ensure that the SPI should not be disabled (SPE=0) at the same time as a bit change to the CPHA bit. These
changes should be performed as separate operations or unexpected behavior may occur.
12.3.2
SPI Control Register 2 (SPI1C2)
This read/write register is used to control optional features of the SPI system. Bits 7, 6, 5, and 2 are not
implemented and always read 0.
4
MSTR
Master/Slave Mode Select
0 SPI module congured as a slave SPI device
1 SPI module congured as a master SPI device
3
CPOL
Clock Polarity — This bit effectively places an inverter in series with the clock signal from a master SPI or to a
slave SPI device. Refer to Section 12.4.1, “SPI Clock Formats” for more details.
0 Active-high SPI clock (idles low)
1 Active-low SPI clock (idles high)
2
CPHA
Clock Phase — This bit selects one of two clock formats for different kinds of synchronous serial peripheral
devices. Refer to Section 12.4.1, “SPI Clock Formats” for more details.
0 First edge on SPSCK occurs at the middle of the rst cycle of an 8-cycle data transfer
1 First edge on SPSCK occurs at the start of the rst cycle of an 8-cycle data transfer
1
SSOE
Slave Select Output Enable — This bit is used in combination with the mode fault enable (MODFEN) bit in
SPCR2 and the master/slave (MSTR) control bit to determine the function of the SS pin as shown in Table 12-2.
0
LSBFE
LSB First (Shifter Direction)
0 SPI serial data transfers start with most signicant bit
1 SPI serial data transfers start with least signicant bit
Table 12-2. SS Pin Function
MODFEN
SSOE
Master Mode
Slave Mode
0
General-purpose I/O (not SPI)
Slave select input
0
1
General-purpose I/O (not SPI)
Slave select input
10
SS input for mode fault
Slave select input
1
Automatic SS output
Slave select input
76543210
R
000
MODFEN
BIDIROE
0
SPISWAI
SPC0
W
Reset
00000000
= Unimplemented or Reserved
Figure 12-6. SPI Control Register 2 (SPI1C2)
Table 12-1. SPI1C1 Field Descriptions (continued)
Field
Description
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