參數(shù)資料
型號： MC912XDP512F0VFVR
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, QFP-144.
文件頁數(shù)： 222/1350頁
文件大小： 7418K
代理商： MC912XDP512F0VFVR
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Chapter 29 128 Kbyte Flash Module (S12XFTX128K1V1)
MC9S12XDP512 Data Sheet, Rev. 2.17
1198
Freescale Semiconductor
MRDS bits are readable and writable while all remaining bits read 0 and are not writable in normal mode.
29.3.2.4
Flash Conguration Register (FCNFG)
The FCNFG register enables the Flash interrupts and gates the security backdoor writes.
CBEIE, CCIE and KEYACC bits are readable and writable while all remaining bits read 0 and are not
writable in normal mode. KEYACC is only writable if KEYEN (see Section 29.3.2.2, “Flash Security
Register (FSEC)” is set to the enabled state.
76543210
R0
MRDS
00000
W
Reset
00000000
= Unimplemented or Reserved
Figure 29-6. Flash Test Mode Register (FTSTMOD)
Table 29-6. FTSTMOD Field Descriptions
Field
Description
6:5
MRDS[1:0]
Margin Read Setting — The MRDS[1:0] bits are used to set the sense-amp margin level for reads of the Flash
array as shown in Table 29-7.
Table 29-7. FTSTMOD Margin Read Settings
MRDS[1:0]
Margin Read Setting
00
Normal
01
Program Margin1
1 Flash array reads will be sensitive to program margin.
10
Erase Margin2
2 Flash array reads will be sensitive to erase margin.
11
Normal
76543210
R
CBEIE
CCIE
KEYACC
00000
W
Reset
00000000
= Unimplemented or Reserved
Figure 29-7. Flash Conguration Register (FCNFG)
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PDF描述
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