- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄359149 > MC908QY8 (飛思卡爾半導(dǎo)體(中國)有限公司) To provide the most up-to-date information, the revision of our documents PDF資料下載
參數(shù)資料
| 型號： | MC908QY8 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | To provide the most up-to-date information, the revision of our documents |
| 中文描述： | 為了提供最先進的最新資料，我們的文件修改 |
| 文件頁數(shù)： | 104/236頁 |
| 文件大?。?/td> | 1682K |
| 代理商： | MC908QY8 |
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Input/Output Ports (PORTS)
MC68HC908QB8 Data Sheet, Rev. 1
104
Freescale Semiconductor
12.2.1 Port A Data Register
The port A data register (PTA) contains a data latch for each of the six port A pins.
PTA[5:0] — Port A Data Bits
These read/write bits are software programmable. Data direction of each port A pin is under the control
of the corresponding bit in data direction register A. Reset has no effect on port A data.
AWUL — Auto Wakeup Latch Data Bit
This is a read-only bit which has the value of the auto wakeup interrupt request latch. The wakeup
request signal is generated internally (see
Chapter 4 Auto Wakeup Module (AWU)
). There is no PTA6
port nor any of the associated bits such as PTA6 data register, pullup enable or direction. .
12.2.2 Data Direction Register A
Data direction register A (DDRA) determines whether each port A pin is an input or an output. Writing a 1
to a DDRA bit enables the output buffer for the corresponding port A pin; a 0 disables the output buffer.
DDRA[5:0] — Data Direction Register A Bits
These read/write bits control port A data direction. Reset clears DDRA[5:0], configuring all port A pins
as inputs.
1 = Corresponding port A pin configured as output
0 = Corresponding port A pin configured as input
NOTE
Avoid glitches on port A pins by writing to the port A data register before
changing data direction register A bits from 0 to 1.
Figure 12-3
shows the port A I/O logic.
Bit 7
6
5
4
3
2
1
Bit 0
Read:
R
AWUL
PTA5
PTA4
PTA3
PTA2
PTA1
PTA0
Write:
Reset:
Unaffected by reset
= Unimplemented
Figure 12-1. Port A Data Register (PTA)
Bit 7
6
5
4
3
2
1
Bit 0
Read:
R
R
DDRA5
DDRA4
DDRA3
0
DDRA1
DDRA0
Write:
Reset:
0
0
0
0
0
0
0
0
R
= Reserved
= Unimplemented
Figure 12-2. Data Direction Register A (DDRA)
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