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參數(shù)資料
| 型號： | MC7445ARX1000LF |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | RISC Microprocessor Hardware Specifications |
| 中文描述： | RISC微處理器硬件規(guī)格 |
| 文件頁數(shù)： | 23/64頁 |
| 文件大?。?/td> | 1127K |
| 代理商： | MC7445ARX1000LF |
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MPC7455 RISC Microprocessor Hardware Specifications, Rev. 4.1
Freescale Semiconductor
23
Electrical and Thermal Characteristics
Table 12
provides the L3 bus interface AC timing specifications for the configuration as shown in
Figure 9
,
assuming the timing relationships shown in
Figure 10
and the loading shown in
Figure 8
.
Table 12. L3 Bus Interface AC Timing Specifications for MSUG2
At recommended operating conditions. See
Table 4
.
Parameter
Symbol
All Speed Grades
8
Unit
Notes
L3OH0 = 0, L3OH1 = 0 L3OH0 = 0, L3OH1 =1 L3OH0 = 1, L3OH1 = 0 L3OH0 = 1, L3OH1 = 1
Min
Max
Min
Max
Min
Max
Min
Max
L3_CLK rise
and fall time
t
L3CR
,
t
L3CF
—
1.0
—
1.0
—
1.0
—
1.0
ns
1
Setup times:
Data and
parity
t
L3DVEH
,
t
L3DVEL
– 0.1
—
– 0.1
—
– 0.1
—
– 0.1
—
ns
2, 3,
4
Input hold
times: Data
and parity
t
L3DXEH
,
t
L3DXEL
t
L3_CLK
/4
+ 0.30
—
t
L3_CLK
/4
+ 0.30
—
t
L3_CLK
/4
+ 0.30
—
t
L3_CLK
/4
+ 0.30
—
ns
2, 4
Valid times:
Data and
parity
t
L3CHDV
,
t
L3CLDV
—
(– t
L3_CLK
/4)
+ 0.60
—
(– t
L3_CLK
/4)
+ 0.40
—
(– t
L3_CLK
/4)
+ 0.20
—
(– t
L3_CLK
/4)
+ 0.00
ns
5, 6,
7
Valid times:
All other
outputs
t
L3CHOV
—
t
L3_CLK
/4
+ 0.80
—
t
L3_CLK
/4
+ 0.60
—
t
L3_CLK
/4
+ 0.40
—
t
L3_CLK
/4
+ 0.20
ns
5, 7
Output hold
times: Data
and parity
t
L3CHDX
,
t
L3CLDX,
t
L3_CLK
/4
– 0.40
—
t
L3_CLK
/4
– 0.60
—
t
L3_CLK
/4
– 0.80
—
t
L3_CLK
/4
– 1.00
—
ns
5, 6,
7
Output hold
times: All
other outputs
t
L3CHOX
t
L3_CLK
/4
– 0.20
—
t
L3_CLK
/4
– 0.40
—
t
L3_CLK
/4
– 0.60
—
t
L3_CLK
/4
– 0.80
—
ns
5, 7
L3_CLK to
high
impedance:
Data and
parity
t
L3CLDZ
—
t
L3_CLK
/2
—
t
L3_CLK
/2
—
t
L3_CLK
/2
—
t
L3_CLK
/2
ns
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