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參數(shù)資料
| 型號： | MC68SZ328VH66V |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 66.32 MHz, MICROPROCESSOR, PBGA196 |
| 封裝： | 12 X 12 MM, 0.80 MM PITCH, MAPBGA-196 |
| 文件頁數(shù)： | 6/650頁 |
| 文件大?。?/td> | 11130K |
| 代理商： | MC68SZ328VH66V |
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Power Management
MOTOROLA
Clock Generation Module and Power Control Module
5-9
clock is available for a period of five 32.768 kHz clock cycles (burst width). In the remaining twenty-six
32.768 kHz clock cycles the system clock is gated. This pattern is repeated and effectively produces a CPU
clock with a variable burst width and which provides power control.
Resetting the PCEN bit or a wake-up event returns the CPU to normal mode.
Figure 5-2. CPU Power Control Operation with Burst Width of Five
5.3.3.1.3 Doze Mode
When the PCM is enabled and the WIDTH bit set to 0, the burst width of the CPU clock is reduced to zero,
which causes the CPU to enter doze mode. The CPU clock is stopped. To exit the doze mode and return to
normal mode, a wake-up event is required.
When a wake-up event is received during burst or doze mode, the PCM is immediately disabled and the
continuous CPU clock resumes. It is recommended that the user reenable the PCM using the wake-up
service routine, if CPU burst or doze mode is wanted after the wake-up event.
5.3.3.1.4 Sleep Mode
The sleep mode disables all of the clocks in the chip except the 32.768 kHz clock. There are two ways to
put the MC68SZ328 in sleep mode: either set the DISUPLL and DISPLL bits at the same time or set the
DISUPLL bit and then the DISPLL bit—not conversely. Only the 32.768 kHz clock works to keep the
real-time clock operational. A wake-up event is required to activate the PLL(s). The USB clock resumes
operation as soon as the DISUPLL bit is enabled.
5.3.4 CPU Power Control and DMA Controller
The DMA controller is not affected by the PCM. Before the CPU clock is stopped, the DMA controller
requests the bus from the CPU. The CPU clock stops only after the bus is granted. When a bus grant to the
DMA controller is asserted, the DMA controller is allowed full access to the bus even when the PCM is
enabled. This process also directs the LCD screen to stay refreshed.
If a wake-up event occurs while the CPU clock is disabled, the PCM is disabled and the CPU clock is
immediately restored so that the CPU can process the event. The DMA controller always has priority over
the bus. Therefore, if the DMA access is in progress, the CPU will wait unit the DMA controller has
completed access before servicing the wake-up routine.
31 Cycles
1ms
Clock Burst Width = 5
CLK_32K
PCEN
SYS_CLK
CPU_CLK
CPU Active
CPU Inactive
CPU Active Wake-up Event
Normal Mode
Enable PCM
Disable PCM
F
re
e
sc
a
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S
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I
Freescale Semiconductor, Inc.
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Go to: www.freescale.com
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