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參數(shù)資料
| 型號(hào)： | MC68HLC908QT2FQ |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 2 MHz, MICROCONTROLLER, PQCC8 |
| 封裝： | DFN-8 |
| 文件頁(yè)數(shù)： | 21/186頁(yè) |
| 文件大?。?/td> | 2583K |
| 代理商： | MC68HLC908QT2FQ |
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System Integration Module (SIM)
Reset and System Initialization
MC68HLC908QY/QT Family — Rev. 2
Data Sheet
MOTOROLA
System Integration Module (SIM)
117
Figure 13-7. POR Recovery
13.4.2.3 Illegal Opcode Reset
The SIM decodes signals from the CPU to detect illegal instructions. An illegal
instruction sets the ILOP bit in the SIM reset status register (SRSR) and causes a
reset.
If the stop enable bit, STOP, in the mask option register is 0, the SIM treats the
STOP instruction as an illegal opcode and causes an illegal opcode reset. The SIM
actively pulls down the RST pin for all internal reset sources.
13.4.2.4 Illegal Address Reset
An opcode fetch from an unmapped address generates an illegal address reset.
The SIM verifies that the CPU is fetching an opcode prior to asserting the ILAD bit
in the SIM reset status register (SRSR) and resetting the MCU. A data fetch from
an unmapped address does not generate a reset. The SIM actively pulls down the
RST pin for all internal reset sources. See Figure 2-1. Memory Map for memory
ranges.
13.4.2.5 Low-Voltage Inhibit (LVI) Reset
The LVI asserts its output to the SIM when the VDD voltage falls to the LVI trip
voltage VTRIPF. The LVI bit in the SIM reset status register (SRSR) is set, and the
external reset pin (RST) is held low while the SIM counter counts out 4096
BUSCLKX4 cycles after VDD rises above VTRIPR. Sixty-four BUSCLKX4 cycles
later, the CPU and memories are released from reset to allow the reset vector
sequence to occur. The SIM actively pulls down the (RST) pin for all internal reset
sources.
PORRST
OSC1
BUSCLKX4
BUSCLKX2
RST
ADDRESS BUS
4096
CYCLES
32
CYCLES
32
CYCLES
$FFFE
$FFFF
(RST PIN IS A GENERAL-PURPOSE INPUT AFTER A POR)
相關(guān)PDF資料 |
PDF描述 |
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| MC68HLC908QY1CDW | 8-BIT, FLASH, 2 MHz, MICROCONTROLLER, PDSO16 |
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