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參數(shù)資料
| 型號： | MC68HC908PT48CFU |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 4 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | PLASTIC, LQFP-80 |
| 文件頁數(shù)： | 122/352頁 |
| 文件大?。?/td> | 2846K |
| 代理商： | MC68HC908PT48CFU |
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NON-DISCLOSURE
AGREEMENT
REQUIRED
Serial Communications Interface (SCI) Module
Advance Information
MC68HC(9)08PT48 — Rev. 2.0
208
Serial Communications Interface (SCI) Module
MOTOROLA
12.4.3.3 Data Sampling
The receiver samples the PTG1/RxD pin at the RT clock rate. The RT
clock is an internal signal with a frequency 16 times the baud-rate
frequency. (See Figure 12-6.)
Start bit — To locate the start bit, recovery logic does an
asynchronous search for a logic 0 preceded by three logic 1s.
When the falling edge of a possible start bit occurs, the RT clock
begins to count to 16.
To verify a valid start bit, data recovery logic takes samples at
RT3, RT5, and RT7. If any two of these three samples are logic
1s, the RT clock is reset and the search for start bit begins again.
If all three samples are logic 0s, start bit verification is successful.
If only one of the three samples is logic 1, start bit verification is
successful, but the noise flag (NF) becomes set.
Data bit — To detect noise in data bits, recovery logic takes
samples at RT8, RT9, and RT10 of every data bit time. If all three
samples are not unanimous, the noise flag becomes set.
Stop bit — To detect noise in stop bits, recovery logic takes
samples at RT8, RT9, and RT10. If all three samples are not
unanimous, the noise flag becomes set.
Figure 12-6. Receiver Data Sampling
RT CLOCK
RESET
RT1
RT2
RT3
RT4
RT5
RT8
RT7
RT6
RT11
RT10
RT9
RT15
RT14
RT13
RT12
RT16
RT1
RT2
RT3
RT4
START BIT
QUALIFICATION
START BIT
VERIFICATION
DATA
SAMPLING
SAMPLES
RT
CLOCK
RT CLOCK
STATE
START BIT
LSB
PTG1/RxD
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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