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參數(shù)資料
| 型號： | MC68HC705JP7S |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, UVPROM, 2.1 MHz, MICROCONTROLLER, CDIP28 |
| 封裝： | WINDOWED, CERAMIC, DIP-28 |
| 文件頁數(shù)： | 106/164頁 |
| 文件大小： | 1165K |
| 代理商： | MC68HC705JP7S |
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Resets
MC68HC705JJ7 MC68HC705JP7 Advance Information Data Sheet, Rev. 4.1
46
Freescale Semiconductor
The LVR reset function can be enabled or disabled by programming the LVREN bit in the MOR.
NOTE
The LVR is intended for applications where the VDD supply voltage
normally operates above 4.5 volts.
5.4.4 Illegal Address Reset
An opcode fetch (execution of an instruction) at an address that is not in the EPROM (locations
$0700–$1FFF) or the RAM (locations $0020–$00FF) generates an illegal address reset. The illegal
address reset will assert the pulldown device to pull the RESET pin low for three to four cycles of the
internal bus.
5.5 Reset States
This subsection describe how the various resets initialize the MCU.
5.5.1 CPU
A reset has these effects on the CPU:
Loads the stack pointer with $FF
Sets the I bit in the condition code register, inhibiting interrupts
Loads the program counter with the user-defined reset vector from locations $1FFE and $1FFF
Clears the stop latch, enabling the CPU clock
Clears the wait latch, bringing the CPU out of the wait mode
5.5.2 I/O Registers
A reset has these effects on input/output (I/O) registers:
Clears bits in data direction registers configuring pins as inputs:
–
DDRA5–DDRA0 in DDRA for port A
–
DDRB7–DDRB0 in DDRB for port B
–
DDRC7–DDRC0 in DDRC for port C(1)
Clears bits in pulldown inhibit registers to enable pulldown devices:
–
PDIA5–PDIA0 in PDRA for port A
–
PDIB7–PDIB0 in PDRB for port B
–
PDICH and PDICL in PDRA for port C(1)
Has no effect on port A, B, or C(1) data registers
Sets the IRQE bit in the interrupt status and control register (ISCR)
5.5.3 Core Timer
A reset has these effects on the core timer:
Clears the core timer counter register (CTCR)
Clears the core timer interrupt flag and enable bits in the core timer status and control register
(CTSCR)
Sets the real-time interrupt (RTI) rate selection bits (RT0 and RT1) such that the device will start
with the longest real-time interrupt and longest COP timeout delays
1. Features related to port C are only available on the 28-pin MC68HC705JP7 devices
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PDF描述 |
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