參數(shù)資料
型號(hào)： MC68HC16Y1
廠(chǎng)商： Motorola, Inc.
英文描述： 16-Bit Modular Microcontroller(16位模塊化微控制器)
中文描述： 16位微控制器模塊（16位模塊化微控制器）
文件頁(yè)數(shù)： 69/122頁(yè)
文件大?。?/td> 749K
代理商： MC68HC16Y1
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MC68HC16Y1
MC68HC16Y1TS/D
MOTOROLA
69
4 Time Processor Unit
The time processor unit (TPU) provides optimum performance in controlling time-related activity. The
TPU contains a dedicated execution unit, a tri-level prioritized scheduler, data storage RAM, dual-time
bases, and microcode ROM. The TPU controls 16 independent, orthogonal channels, each with an as-
sociated I/O pin, and is capable of performing any time function. Each channel also contains a dedicat-
ed event register, allowing both match and input capture functions. A block diagram of the TPU follows.
Figure 8 TPU Simplified Block Diagram
Y = M111, where M is the state of the MODMAP bit in the SCIMCR (Y = $7 or $F)
Table 24 TPU Address Map
Address
$YFFE00
$YFFE02
$YFFE04
$YFFE06
$YFFE08
$YFFE0A
$YFFE0C
$YFFE0E
$YFFE10
$YFFE12
$YFFE14
$YFFE16
$YFFE18
$YFFE1A
$YFFE1C
$YFFE1E
$YFFE20
$YFFE22
$YFFE24
$YFFE26
15
8 7
0
TPU MODULE CONFIGURATION REGISTER (TPUMCR)
TEST CONFIGURATION REGISTER (TCR)
DEVELOPMENT SUPPORT CONTROL REGISTER (DSCR)
DEVELOPMENT SUPPORT STATUS REGISTER (DSSR)
TPU INTERRUPT CONFIGURATION REGISTER (TICR)
CHANNEL INTERRUPT ENABLE REGISTER (CIER)
CHANNEL FUNCTION SELECTION REGISTER 0 (CFSR0)
CHANNEL FUNCTION SELECTION REGISTER 1 (CFSR1)
CHANNEL FUNCTION SELECTION REGISTER 2 (CFSR2)
CHANNEL FUNCTION SELECTION REGISTER 3 (CFSR3)
HOST SEQUENCE REGISTER 0 (HSQR0)
HOST SEQUENCE REGISTER 1 (HSQR1)
HOST SERVICE REQUEST REGISTER 0 (HSRR0)
HOST SERVICE REQUEST REGISTER 1 (HSRR1)
CHANNEL PRIORITY REGISTER 0 (CPR0)
CHANNEL PRIORITY REGISTER 1 (CPR1)
CHANNEL INTERRUPT STATUS REGISTER (CISR)
LINK REGISTER (LR)
SERVICE GRANT LATCH REGISTER (SGLR)
DECODED CHANNEL NUMBER REGISTER (DCNR)
PIN
PINS
SERVICE REQUESTS
DATA
TCR1
TCR2
MICROENGINE
CONTROL
STORE
EXECUTION
UNIT
I M B
PARAMETER
RAM
CHANNEL
CONTROL
DEVELOPMENT
SUPPORT AND TEST
SYSTEM
CONFIGURATION
SCHEDULER
CONTROL AND DATA
CONTROL
TIMER
CHANNELS
CHANNEL 0
CHANNEL 1
CHANNEL 15
C
DATA
TPU BLOCK
HOST
INTERFACE
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