參數(shù)資料
型號(hào): MC68EZ328ZC16V
廠商: MOTOROLA INC
元件分類: 微控制器/微處理器
英文描述: MICROPROCESSOR, PBGA144
封裝: 13 X 13 MM, 1 MM PITCH, PLASTIC, BGA-144
文件頁(yè)數(shù): 179/246頁(yè)
文件大?。?/td> 2507K
代理商: MC68EZ328ZC16V
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Signal Descriptions
2-6
MC68EZ328 USERS MANUAL
MOTOROLA
2.6 BUS CONTROL SIGNALS
LWE, UWELower Byte Write-Enable and Upper Byte Write-Enable. On a write cycle
to a 16-bit port, these active-low output signals indicate when the upper or lower eight
bits of the data bus contain valid data. In 8-bit mode or when the BSW bit in the
chip-select register is 0, use only the UWE signal for write-enable control. UWE can be
used as a DRAM write enable if DRAM refresh does not require that UWE stay high.
Otherwise, DWE should be used.
DWE/UCLK/PE3DRAM Write-Enable, UART Clock, and Port E Bit 3. Use the DWE
signal with DRAM, which requires an independent write-enable signal, rather than one
that is shared with UWE. This signal stays high during refresh cycles. This pin defaults
to a PE3 input signal. To select the DWE function, program Port E to DWE and enable
the DWE signal by writing a 1 to the DWE bit of the DRAMC register, which is described
in Section 14.2.2 DRAM Control Register. If this bit is not enabled, the UCLK signal
function is selected, which is an input clock to the UART module. For a description of
UCLK, refer to .
BUSW/DTACK/PG0Bus Width, Data Transfer Acknowledge, Port G Bit 0. The
BUSW signal is the default bus width for the CSA0 signal. The DTACK signal is the
external input data acknowledge signal. The MC68EZ328 microprocessor will latch this
signal at the rising edge of the RESET signal. Its mode will determine the default bus
width for CSA0. For example, a logic low of BUSW on reset means that CSA0 connects
to an 8-bit memory device and a logic high of BUSW on reset means that CSA0
connects to a16-bit memory device. After reset, this pin defaults to the DTACK signal.
It can be configured as a DTACK function by programming the PGSEL register, which
is described in Section 7.2.7 Port G Registers. To generate a DTACK signal, refer to
Section 14.1.2 DTACK Generation. When external DTACK function is used to terminate
CPU cycles, an external 1K ohm pull-upresistor on this signal is required. The 1K ohm
pull-up resistor is not required when the system uses the internal DTACK for all chip
select signals.
OEOutput Enable. This active-low signal is asserted during a read cycle of the
MC68EZ328 microprocessor, which enables the output of either ROM or SRAM.
2.7 INTERRUPT CONTROLLER SIGNALS
INT[3:0], IRQ[3:1], IRQ6/PD[7:0]Interrupt Bits 3-0, Interrupt Request Bits 3-1, and
Port D Bits 7-0. You can program these signals as interrupt inputs or parallel I/O ports.
When these signals are programmed to function as interrupts, they are schmitt trigger
inputs. To support keyboard applications, the I/O function can be used with interrupt
capabilities, which are described in Section 6.1 Interrupt Processing. The pin defaults
to a PDx input signal.
IRQ5/PF1Interrupt Request 5 and Port F Bit 1. This signal can be programmed to
either a parallel I/O or a schmitt trigger interrupt input. When it is configured as an
interrupt input it can be programmed as a level high or level low trigger interrupt.
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PDF描述
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MC68HC(9)08EB8VFA 8-BIT, 8.4 MHz, MICROCONTROLLER, PQFP32
MC68HC(9)08EB8CFN 8-BIT, 8.4 MHz, MICROCONTROLLER, PQCC44
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