參數(shù)資料
型號： MC68EN360RC25
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： QUad Integrated Communications Controller Users Manual
中文描述： RISC MICROCONTROLLER, CPGA241
封裝： PGA-241
文件頁數(shù)： 62/962頁
文件大?。?/td> 2817K
代理商： MC68EN360RC25
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Signal Descriptions
2-14
MC68360 USER’S MANUAL
MOTOROLA
2.2 SYSTEM BUS SIGNAL INDEX IN SLAVE MODE
The CONFIG2–CONFIG0 pins are used to cause the QUICC to enter the slave mode. The
signal name, mnemonic, and a brief functional description are presented in Table 2-7. The
rest of the QUICC pins maintain their functionality in slave mode. See Section 4 Bus Oper-
ation for details.
Additionally, the QUICC provides special support for the MC68EC040 bus (or other
MC68040 family members) during slave mode. The MC68EC040 signals are marked in
boldface in the table. For more information on MC68EC040 bus operation, see M68040UM/
AD, M68040 User's Manual The QUICC MC68EC040 support is described in Section 4 Bus
Operation and Section 6 System Integration Module (SIM60).
Table 2-7. System Bus Signal Index (Slave Mode)
Master Mode
Mnemonic
Slave Mode
Signal Name
Slave Mode
Mnemonic
Slave Mode Function
FC2–FC0
Function Codes/
Transfer Modifier
FC2–FC0/
TM2–TM0
Identifies the processor state and the address space of the cur-
rent bus cycle (I/O),
or indicates the MC68EC040 supplement
information about the access (I)
.
FC3
Function Code/
Transfer Type
FC3/
TT0
Identifies the DMA address space of the current bus cycle (I/O),
or indicates the MC68EC040 general transfer type: normal,
MOVE16, alternate logical function code, and acknowledge
(I).
DS
Data Strobe/
Transfer Type
DS/
TT1
Data strobe (I/O),
or indicates the MC68EC040 general trans-
fer type: normal, MOVE16, alternate logical function code,
and acknowledge (I).
DSACK1
Data and Size Ac-
knowledge/
Transfer Acknowl-
edge
DSACK1/
TA
Provides asynchronous data transfers and dynamic bus sizing;
for the MC68EC040, asserted to acknowledge bus transfer.
(Both are open-drain I/O but driven high before three-stated.)
DSACK0
Data and Size Ac-
knowledge/
Transfer Burst In-
hibit
DSACK0/
TBI
Provides asynchronous data transfers and dynamic bus sizing;
for the MC68EC040, indicates that a slave cannot handle a
line burst access
. (Both are open-drain I/O but driven high be-
fore three-stated.)
BERR
Bus Error/
Transfer Error
Acknowledge
BERR/
TEA
BERR indicates an erroneous bus operation is being attempted
by the QUICC (open-drain I/O);
TEA indicates the same for
the MC68EC040 (open-drain I/O)
TRIS
Transfer Start
TS
Indicates the beginning of an MC68040 bus transfer. (I)
IPIPE0/IFETCH
Burst Address
BADD3–BADD2MC68EC040, for MC68EC040 burst memory cycles. (O)
BR
Bus Request
BR
BR
Asserted by the QUICC to request bus mastership (O.D. O),
or
bus request input from the MC68040. (I)
BG
Bus Grant
BG
BG
Asserted by external logic to grant bus mastership to the QUICC
(I),
or bus grant output to the MC68040. (O)
BGACK
Bus Grant Acknowl-
edge
Bus Busy
BGACK
BB
Indicates that an external device or the QUICC has assumed
bus mastership. (Open-drain I/O but driven high before three-
stated).
RMC/CONFIG0
040 Lock Cycle/
Configuration 0
LOCK
/
CONFIG0
An MC68040 LOCK signal input to prevent the QUICC from
obtaining the system bus during locked cycles (I)
, and the
initial QUICC configuration select (I).
BKPT
Breakpoint Out
BKPTO
Signals a hardware breakpoint to the external CPU. (O)
FREEZE/
CONFIG2
Freeze/Initial
Configuration Pin 2
MBARE/
CONFIG2
Provides an MBAR access enable (I), or the initial QUICC con-
figuration select. (I)
IRQ1,4,6
Interrupt Request/
Interrupt Outputs
IRQ6,4,1/
IOUT2–IOUT0/
IRQOUT
Provides an interrupt request to the QUICC interrupt controller
(I), or interrupt output signals (O) (either RQOUT as a single re-
quest or IOUT2–IOUT0 encoded).
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