參數(shù)資料
型號： MC68EN360FE25
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： AC 4C 4#12 PIN PLUG 023
中文描述： 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240
封裝： CERAMIC, QFP-240
文件頁數(shù)： 259/962頁
文件大小： 2817K
代理商： MC68EN360FE25
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System Integration Module (SIM60)
MOTOROLA
MC68360 USER’S MANUAL
6-15
If the actual system clock is placed on the EXTAL pin (rather than an external crystal), the
multiplier defaults to 2, giving a 2
×
VCO output of 2
bits should not be modified by the user in this case. See 6.5.4 Low-Power Divider for meth-
ods of reducing clock rates.
×
the EXTAL frequency. The multiplier
NOTE
If the PLL is used, the resulting 2
imum of 20 MHz, meaning that the minimum QUICC system fre-
quency should be 10 MHz (i.e., EXTAL
Use the clock divider control register (CDVCR) to divide the sys-
tem clock by more than 1 if fully functional operation at less than
10 MHz is desired.
×
VCO output should be a min-
×
(MF + 1) >= 10 MHz.)
6.5.3.2 SKEW ELIMINATION.
external clock entering the chip (EXTAL) and the internal clock phases. The PLL also elim-
inates the skew between EXTAL and the CLKO2–CLKO1 pins, providing advantages in
generating low-skew clocking outputs.
The PLL is capable of eliminating the skew between the
The skew is less than 2 ns. Without the PLL enabled, the clock skew could be much larger.
This significant reduction of the clock skew is useful for synchronous clocking of multiple
system components. For instance, a 25-MHz QUICC may generate clocks for the
MC68040—both the 25-MHz BCLK (EXTAL) and the 50-MHz PCLK (CLKO2) may be
obtained from a single 25-MHz system clock input to the QUICC.
6.5.4 Low-Power Divider
The output of the PLL is sent to a low-power divider block. This block generates all other
clocks in normal operation, but has the ability to divide the output frequency of the VCO
before it generates the SyncCLK, BRGCLK, and general system clock to the rest of the
QUICC.
The purpose of the low-power divider block is to allow the user to reduce and restore the
operating frequencies of different sections of the QUICC without losing the PLL lock. Using
the low-power divider block, the user can still obtain full chip operation, but at a slower fre-
quency. This configuration is called slow-go mode. The selection and speed of the slow-go
mode may be changed at any time, with changes occurring immediately.
The low-power divider block is controlled in the CDVCR. The default state of the low-power
divider is to divide all clocks by 1. Thus, for a 25-MHz system, the SyncCLK, BRGCLK, and
general system clock are each 25 MHz.
If the low-power divider block is not used and the user is concerned that errant software
could accidentally write the CDVCR, the user may set a write protection bit in CDVCR to pre-
vent further writes to the register.
6.5.5 QUICC Internal Clock Signals
The internal logic of the QUICC uses five internal clock lines: general system clock, BRG-
CLK, SyncCLK, SIMCLK, and SPCLK. The QUICC also generates two external clock lines
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PDF描述
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