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參數資料
| 型號： | MC68EC060ZU50 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 50 MHz, MICROPROCESSOR, PBGA304 |
| 封裝： | TBGA-304 |
| 文件頁數： | 7/416頁 |
| 文件大小： | 1451K |
| 代理商： | MC68EC060ZU50 |
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Caches
MOTOROLA
M68060 USER’S MANUAL
5-5
Operands of locked instructions (CAS and TAS) and operand references while the lock bit
in the bus control register is set which miss in the data cache do not allocate for reads or
writes regardless of the caching mode, and therefore will bypass the cache. Locked instruc-
tions that hit in the data cache invalidate a matching valid entry or will push and invalidate a
matching dirty entry. The locked operand access will then bypass the cache.
5.2 CACHE CONTROL REGISTER
The cache control register (CACR) is a 32-bit register which contains control information for
the instruction and data caches. A MOVEC sets all of the bits in the CACR. A hardware reset
clears the CACR, disabling both caches; however, reset does not affect the tags, state infor-
mation, and data within the caches. The CACR is illustrated in Figure 5-5.
EDC—Enable Data Cache
0 = Data cache is disabled.
1 = Data cache is enabled.
NAD—No Allocate Mode (Data Cache)
0 = Read and write misses will allocate in the data cache.
1 = Read and write misses will not allocate in the data cache.
ESB—Enable Store Buffer
0 = All writes to writethrough or cache-inhibited imprecise pages will bypass the store
buffer and generate bus cycles directly.
1 = The four entry first-in-first-out (FIFO) store buffer to the MC68060 is enabled. This
buffer is used to defer pending writes to writethrough or cache-inhibited imprecise
pages to maximize performance.
Locked write accesses and accesses to cache-inhibited precise pages always bypass the
store buffer.
DPI—Disable CPUSH Invalidation
0 = Each cache line is invalidated as it is pushed. Affects only the data cache.
1 = CPUSHed lines remain valid in the cache.
FOC—1/2 Cache Operation Mode Enable (Data Cache)
0 = The data cache operates in normal, full-cache mode.
1 = The data cache operates in 1/2-cache mode.
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0
EDC
NAD
ESB
DPI
FOC
0
EBC
CABC
CUBC
0
0 0 0
0
EIC
NAI
FIC
0
000000000000
Figure 5-5. Cache Control Register
相關PDF資料 |
PDF描述 |
|---|---|
| MC6808P | 8-BIT, 1 MHz, MICROPROCESSOR, PDIP40 |
| MC68A02CL | 8-BIT, 1.5 MHz, MICROPROCESSOR, CDIP40 |
| MC6802NSL | 8-BIT, 1 MHz, MICROPROCESSOR, CDIP40 |
| MC68A08L | 8-BIT, 1.5 MHz, MICROPROCESSOR, CDIP40 |
| MC6802CL | 8-BIT, 1 MHz, MICROPROCESSOR, CDIP40 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC68EC060ZU66 | 功能描述:微處理器 - MPU 32B W/ CACHE RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68EC060ZU75 | 功能描述:微處理器 - MPU 32B W/ CACHE RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68EN302 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Multiprotocol Processor with Ethernet |
| MC68EN302AG20BT | 功能描述:微處理器 - MPU 68K INTGR COM PROC ETHRN RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68EN302AG25BT | 功能描述:微處理器 - MPU 68K INTGR COM PROC ETHRN RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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