參數(shù)資料
型號(hào)： MC68060RC60
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 60 MHz, MICROPROCESSOR, CPGA206
封裝： CAVITY DOWN, PGA-206
文件頁數(shù)： 132/416頁
文件大小： 1451K
代理商： MC68060RC60
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Bus Operation
7-62
M68060 USER’S MANUAL
MOTOROLA
Table 7-8. MC68060-Arbitration Protocol State Transition Conditions
Present
State
Condition RSTI BG
TS sampled
as an input
(TSI))
SNOOP
BTT sampled
as an input
(BTTI)
Internal
Bus Request
(IBR)
Transfer
in
Progress?
End of
Cycle?
Next State
Reset
A1
A
—
Reset
A2
N
A
—
Implicit Own
A3
N
—
AM Implicit
Explicit
Own
B1
N
—
N
—
End Tenure
B2
N
—
A
N
Explicit Own
B3
N
—
A
End Tenure
B4
N
A
—
Explicit Own
End
Tenure
C1
N
—
AM Implicit
C2
N
A
—
N
—
Implicit Own
C3
N
A
—
A
—
Explicit Own
C4
N
A
—
Violation
AM
Implicit
D1
N
—
A
—
Snoop
D2
N
—
A
N
—
AM Explicit
D3
N
—
AM Implicit
D4
N
A
N
—
N
—
Implicit Own
D5
N
A
N
—
A
—
Explicit Own
AM
Explicit
E1
N
—
A
—
Snoop
E2
N
—
A
N
—
AM Explicit
E3
N
—
N
—
N
—
AM Explicit
E4
N
A
N
—
A
N
—
Implicit Own
E5
N
A
N
—
A
—
Explicit Own
E6
N
—
A
—
AM Implicit
Implicit
Own
F1
N
—
AM Implicit
F2
N
A
—
N
—
Implicit Own
F3
N
A
—
A
—
Explicit Own
F4
N
A
—
Violation
Snoop
G1
N
—
AM Explicit
Any
—
A
—
Reset
NOTES:
1) “N” means negated; “A” means asserted.
2) End of cycle: Whatever terminates a bus transaction whether it is normal, bus error, or retried. Note that long-word
bus cycles that result from a burst inhibited line transfer are considered part of that original line transfer.
3) Conditions C4 and F4 indicate that an alternate master has taken bus ownership without waiting for the current master
to assert BTT.
4) IBR refers to an internal bus request. The output signal BR is a registered version of IBR.
5) BTTI refers to BTT when sampled as an input.
6) SNOOP denotes the condition in which SNOOP is sampled asserted, and TT1 = 0.
7) In this state diagram, BGR is assumed always asserted; hence, bus cycles within a locked sequence are treated no
differently from nonlocked bus cycles, except that the processor takes an extra BCLK period in the end tenure state
to allow for LOCK and LOCKE to negate. If BGR is negated and a locked sequence is in progress, the processor does
not relinquish the bus if BG is negated until the end of the last bus cycle in the locked sequence.
8) The processor does not require a valid acknowledge termination for snooped accesses. The only restriction is that a
snoop cycle be performed at no more than a maximum rate of once every two BCLK cycles. This state diagram prop-
erly emulates this behavior.
相關(guān)PDF資料
PDF描述
MC68LC060ZU66 32-BIT, 66.67 MHz, MICROPROCESSOR, PBGA304
MC68EC060ZU66 32-BIT, 66.67 MHz, MICROPROCESSOR, PBGA304
MC68EC060ZU50 32-BIT, 50 MHz, MICROPROCESSOR, PBGA304
MC6808P 8-BIT, 1 MHz, MICROPROCESSOR, PDIP40
MC68A02CL 8-BIT, 1.5 MHz, MICROPROCESSOR, CDIP40
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MC6808 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-BIT MPUS, 8-BIT MCUS, 8-BIT PERIPHERALS
MC6809 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:8-Bit Microprocessing Unit
MC6809CP 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:8-Bit Microprocessing Unit
MC6809CS 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:8-Bit Microprocessing Unit
MC6809P 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:8-Bit Microprocessing Unit
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