參數(shù)資料
型號: MC14517B
廠商: ON SEMICONDUCTOR
英文描述: Dual 64 Bit Static Shift Register(雙64位移位寄存器)
中文描述: 雙64位靜態(tài)移位寄存器(雙64位移位寄存器)
文件頁數(shù): 4/7頁
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代理商: MC14517B
MC14517B
http://onsemi.com
4
(6.)
(7.)
Output Rise and Fall Time
t
TLH
, t
THL
= (1.5 ns/pF) C
L
+ 25 ns
t
TLH
, t
THL
= (0.75 ns/pF) C
L
+ 12.5 ns
t
TLH
, t
THL
= (0.65 ns/pF) C
L
+ 9.5 ns
t
TLH
, t
THL
5.0
10
15
100
50
40
200
100
80
ns
Propagation Delay Time
t
PLH
, t
PHL
= (1.7 ns/pF) C
L
+ 390 ns
t
PLH
, t
PHL
= (0.66 ns/pF) C
L
+ 177 ns
t
PLH
, t
PHL
= (0.5 ns/pF) C
L
+ 115 ns
t
PLH
, t
PHL
5.0
10
15
475
210
140
770
300
215
ns
Clock Pulse Width
t
WH
5.0
10
15
330
125
100
170
75
60
ns
Clock Pulse Frequency
f
cl
5.0
10
15
3.0
6.7
8.3
1.5
4.0
5.3
MHz
Clock Pulse Rise and Fall Time
t
TLH
, t
THL
5.0
10
15
See Note
(8.)
Data to Clock Setup Time
t
su
5.0
10
15
0
10
15
– 40
– 15
0
ns
Data to Clock Hold Time
t
h
5.0
10
15
150
75
35
75
25
10
ns
Write Enable to Clock Setup Time
t
su
5.0
10
15
400
200
110
170
65
50
ns
Write Enable to Clock Release Time
t
rel
5.0
10
15
380
180
100
160
55
40
ns
6. The formulas given are for the typical characteristics only at 25 C.
7. Data labelled “Typ” is not to be used for design purposes but is intended as an indication of the IC’s potential performance.
8. When shift register sections are cascaded, the maximum rise and fall time of the clock input should be equal to or less than the rise and fall
time of the data outputs, driving data inputs, plus the propagation delay of the output driving stage.
Figure 1. Power Dissipation Test Circuit and Waveform
C
L
C
L
C
L
C
L
C
L
C
L
C
L
C
L
V
DD
Q16 Q32 Q48 Q64
Q16 Q32 Q48 Q64
V
DD
V
DD
V
SS
V
SS
D
C
WE
D
C
WE
V
SS
I
D
D
C
50
μ
F
REPETITIVE WAVEFORM
C
D
f
o
(f = 1/2
f
o
)
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