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參數(shù)資料
| 型號： | MC100ES8111AC |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 10/12頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK BUFFER MUX 2:10 32-LQFP |
| 標(biāo)準(zhǔn)包裝： | 250 |
| 系列： | 100ES |
| 類型： | 扇出緩沖器（分配），多路復(fù)用器 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:10 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | HSTL，PECL |
| 輸出： | HSTL |
| 頻率 - 最大： | 625MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 110°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-LQFP |
| 供應(yīng)商設(shè)備封裝： | 32-TQFP（7x7） |
| 包裝： | 托盤 |
MC100ES8111 DATASHEET
HSTL CLOCK FANOUT BUFFER
MC100ES8111 Revision 4
7
2009 Integrated Device Technology, Inc.
series resonant point of an individual bypass capacitor, its overall
impedance begins to look inductive and thus increases with
increasing frequency. The parallel capacitor combination shown
ensures that a low impedance path to ground exists for frequencies
well above the noise bandwidth.
Figure 4. VCC, VCCO Power Supply Bypass
Output Enable/Disable Control
The MC100ES8111 enables and disables outputs synchronously
to the input clock signal. The user may enable and disable the
outputs by using the OE control regardless of any hold and setup
time constraints. Output runt pulses are prevented in any case.
Outputs are disabled in logic low state (Qn=Low, Qn=High) without
a change of the output impedance.
Figure 5. MC100ES8111 Output Disable/Enable Timing
VCC
0.1 nF
33...100 nF
MC100ES8111
0.1 nF
33...100 nF
4
3.3 V ± 5%
1.8 V ± 0.1 V or
VCCO
1.5 V ± 0. 1V
CLKn
OE
Qn
tPDL (OE to Qn)
50%
tPLE (OE to Qn)
Outputs Disabled
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
|---|---|
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| MC100H600FNG | 功能描述:轉(zhuǎn)換 - 電壓電平 9-Bit TTL to ECL RoHS:否 制造商:Micrel 類型:CML/LVDS/LVPECL to LVCMOS/LVTTL 傳播延遲時間:1.9 ns 電源電流:14 mA 電源電壓-最大:3.6 V 電源電壓-最小:3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:MLF-8 |
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