參數(shù)資料
型號： MC100ES6535EJR2
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 時鐘及定時
英文描述： 100E SERIES, LOW SKEW CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20
封裝： 0.65 MM PITCH, LEAD FREE, TSSOP-20
文件頁數(shù)： 2/8頁
文件大?。?/td> 652K
代理商： MC100ES6535EJR2
MPC100ES6535 Data Sheet
3.3V LVCMOS-TO-LVPECL 1:4 FANOUT BUFFER
MPC100ES6535 REVISION 4 JUNE 9, 2009
2
2009 Integrated Device Technology, Inc.
Table 1. Pin Description
Number
Name
Type
Description
1VEE
Power
Negative supply pin
2
CLK_EN
Input
Pullup(1)
1. Pullup and Pulldown refer to internal input resistors.
Synchronizing clock enable. When HIGH, clock outputs follow clock input. When LOW, Q
outputs are forced low, Q outputs are forced high. LVCMOS/LVTTL interface levels
3
CLK_SEL
Input
Pulldown(1)
Clock select input. When HIGH, selects CLK1 input.. When LOW, selects CLK0 input.
LVCMOS/LVTTL interface levels
4
CLK0
Input
Pulldown(1)
LVCMOS/LVTTL clock input
6
CLK1
Input
Pulldown(1)
LVCMOS/LVTTL clock input
5, 7, 8, 9
NC
Unused
No connect
10, 13, 18
VCC
Power
Positive supply pin
11, 12
Q3, Q3
Output
LVPECL differential output pair
14, 15
Q2, Q2
Output
LVPECL differential output pair
16, 17
Q1, Q1
Output
LVPECL differential output pair
19, 20
Q0, Q0
Output
LVPECL differential output pair
Table 2. Control Input Function Table(1)
1. After CLK_EN switches, the clock outputs are disabled or enabled following a rising and falling input clock edge. In the active mode, the
state of the outputs are a function of the CLK0 and CLK1 inputs as described in .
Inputs
Outputs
CLK_EN
CLK_SEL
Selected Source
Q0:Q3
0
CLK0
Disabled; LOW
Disabled; HIGH
0
1
CLK1
Disabled; LOW
Disabled; HIGH
1
0
CLK0
Enabled
1
CLK1
Enabled
D
LE
Q
CLK_EN
CLK_SEL
CLK1
CLK0
Q0
Q1
Q2
Q3
1
0
1
2
3
4
5
6
7
8
19
18
17
16
15
14
13
20
MC100ES6535
9
10
12
11
VEE
CLK_EN
CLK_SEL
CLK0
nc
CLK1
NC
VCC
NC
Q0
VCC
Q1
Q2
Q3
VCC
Q3
Figure 1. Logic Diagram
Figure 2. 20-Lead Pinout (Top View)
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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