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參數資料
| 型號： | MC100ES6226ACR2 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 6/9頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK BUFF DVDR 1:9 3GHZ 32LQFP |
| 標準包裝： | 2,000 |
| 系列： | 100ES |
| 類型： | 扇出緩沖器（分配），除法器 |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 1:9 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | LVCMOS，LVPECL |
| 輸出： | LVPECL |
| 頻率 - 最大： | 3GHz |
| 電源電壓： | 2.375 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 110°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-LQFP |
| 供應商設備封裝： | 32-TQFP（7x7） |
| 包裝： | 帶卷 (TR) |
MC100ES6226 REVESION 5 DECEMBER 18, 2012
6
2012 Integrated Device Technology, Inc.
MC100ES6226 Data Sheet
2.5V/3.3V DIFFERENTIAL LVPECL 1:9 CLOCK DISTRIBUTION BUFFER AND CLOCK DRIVER
Figure 3. MC100ES6226 Output Disable/Enable Timing
Table 7. AC Characteristics (VCC = 3.3V ± 5% and 2.5V ± 5%, TJ = 0°C to +110°C)(1)
1. AC characteristics apply for parallel output termination of 50
to VTT.
Symbol
Characteristics
Min
Typ
Max
Unit
Condition
VPP
Differential Input Voltage(2) (peak-to-peak)
2. VPP is the minimum differential input voltage swing required to maintain AC characteristics including tpd and device-to-device skew.
0.2
0.3
1.3
V
VCMR
Differential Input Crosspoint Voltage(3)
3. VCMR (AC) is the crosspoint of the differential input signal. Normal AC operation is obtained when the crosspoint is within the VCMR (AC) range and the
input swing lies within the VPP (AC) specification. Violation of VCMR (AC) or VPP (AC) impacts the device propagation delay, device and part-to-part skew.
1.0
VCC – 0.3
V
VX,OUT
Differential Output Crosspoint Voltage
VCC – 1.45
VCC – 1.1
V
VO(P-P)
Differential Output Voltage (peak-to-peak)
fO < 300MHz
fO < 1.5GHz
fO < 2.7GHz
0.45
0.3
TBD
0.72
0.55
0.37
0.95
V
fCLK
Input Frequency
0
3000(4)
4. The MC100ES6226 is fully operational up to 3.0GHz and is characterized up to 2.7GHz.
MHz
tPD
Propagation Delay CLK to Qx[]
475
500
800
ps
Differential
tsk(O)
Output-to-Output Skew
(within QA[2:0])
(within QB[2:0])
(within QC[2:0])
(within device)
11
12
4
25
20
60
ps
Differential
tsk(PP)
Output-to-Output Skew
(part-to-part)
325
ps
Differential
tJIT(CC)
Output Cycle-to-Cycle Jitter
RMS (1
)
single frequency configuration
1/2 frequency configuration
1
ps
FSEL0 = FSEL1
FSEL0
FSEL1
DCO
Output Duty Cycle
Qx =
1, fO < 300MHz
Qx =
1, fO > 300MHz
Qx =
2, fO < 300MHz
Qx =
2, fO > 300MHz
48
45
49
47.5
50
52
55
51
52.5
%
DCfref = 50%
tr, tf
Output Rise/Fall Time
0.05
200
ns
20% to 80%
tPDL(5)
5. Propagation delay OE de-assertion to differential output disabled (differential low: true output low, complementary output high).
Output Disable Time
2.5
T + tPD
4.5
T + tPD
ns
T = CLK period
tPLD(6)
6. Propagation delay OE assertion to output enabled (active).
Output Enable Time
3
T + tPD
5
T + tPD
ns
T = CLK period
tPDL (OE to Qx)
50%
tPLD (OE to Qx)
Outputs Disabled
CLK
OE
Qx
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