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參數(shù)資料
| 型號： | MB91V108PFV |
| 廠商： | FUJITSU LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC MICROCONTROLLER, PQFP120 |
| 封裝： | 16 X 16 MM, 0.50 MM PITCH, PLASTIC, LQFP-120 |
| 文件頁數(shù)： | 287/454頁 |
| 文件大?。?/td> | 6395K |
| 代理商： | MB91V108PFV |
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14.4 DMA Controller Transfer Modes
The DMA controller has the following three transfer modes. The operation procedures
for these modes are explained below.
Single/block transfer mode
Continuous transfer mode
Burst transfer mode
s Single/Block Transfer Mode
1. Use an initialization routine to set the descriptor.
2. Use a program to initialize the DMA transfer request source. If an internal peripheral circuit
is selected as the DMA transfer request source, enable interrupt requests. At the same time,
set the ICR of the interrupt controller to interrupts prohibited.
3. Use a program to set the respective DACSR DOEn bits to 1.
--- This completes setting of the DMA. ---
4. When the DMAC detects a DMA transfer request input, it requests bus authority from the
CPU.
5. When the CPU transfers the bus authority to the DMAC, the DMAC accesses the information
in the three descriptor words through the bus.
6. The value in the DMACT is decremented. Transfer operations are performed based on the
information in the descriptor for the number of times specified by the BLK or until the DMACT
reaches 0. The transfer request acceptance output signal is output during data transfer (if
external transfer request input is used).
When the decremented DMACT reaches 0, the
transfer end output signal is output during data transfer.
7. Transfer request input is cleared.
8. The SADR or DADR is incremented or decremented. This value and the DMACT value are
written back to the descriptor.
9. The bus authority is returned to the CPU.
10.If the DMACT value is 0, an interrupt is issued to the CPU if DACSR DEDn has been set to 1
and interrupts enabled.
The minimum number of required cycles per transfer operation is listed below. The descriptor is
stored in internal RAM, data is transferred between external buses, and the data length is bytes.
If the transfer source and transfer destination addresses are fixed: (6 + 5 × BLK) cycles
If the transfer source or transfer destination address is fixed: (7 + 5 × BLK) cycles
If the transfer source and transfer destination addresses are increased or reduced:
(8 + 5 × BLK) cycles
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB95F108AKSPFM | 8-BIT, FLASH, 10 MHz, MICROCONTROLLER, PQFP64 |
| MB95F108AKSPFV | 8-BIT, FLASH, 10 MHz, MICROCONTROLLER, PQFP64 |
| MB95F108AKWPFV | 8-BIT, FLASH, 10 MHz, MICROCONTROLLER, PQFP64 |
| MB95R203P-G-SH-JNE2 | MICROCONTROLLER, PDIP24 |
| MB95R203PF-G-JNE2 | MICROCONTROLLER, PDSO20 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MB91V110 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-Bit RISC Microcontroller |
| MB91V210 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-bit Proprietary Microcontroller |
| MB91V210PB-ESE1 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-bit Proprietary Microcontroller |
| MB91V220 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-bit Microcontroller |
| MB91V220ACR-ES | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-bit Microcontroller |
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