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參數(shù)資料
| 型號： | MB81V4800S-70 |
| 廠商： | Fujitsu Limited |
| 英文描述： | CMOS 512K×8 BIT Fast Page Mode DRAM(CMOS 512K×8位快速頁面存取模式動態(tài)RAM) |
| 中文描述： | 的CMOS為512k × 8位快速頁面模式的DRAM（的CMOS為512k × 8位快速頁面存取模式動態(tài)內(nèi)存） |
| 文件頁數(shù)： | 20/26頁 |
| 文件大?。?/td> | 328K |
| 代理商： | MB81V4800S-70 |
20
MB81V4800S-60/MB81V4800S-70
Fig. 15 – HIDDEN REFRESH CYCLE
DESCRIPTION
A hidden refresh cycle may be performed while maintaining the latest valid data at the output by extending the active time of CAS
and cycling RAS. The refresh row address is provided by the on-chip refresh address counter. This eliminates the need for the
external row address that is required by DRAMs that do not have CAS-before-RAS refresh capability.
“H” or
DQ
(Input)
DQ
(Output)
RAS
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
CAS
WE
A
0
to A
9
V
OH
V
OL
V
IH
V
IL
OE
COLUMN
ADDRESS
ROW
ADDRESS
t
RCS
VALID DATA OUT
HIGH-Z
t
CAH
t
RC
t
RP
t
CHR
t
RC
t
RAS
t
RAS
t
RP
t
OEL
t
RSH
t
RAD
t
RCD
t
ASC
t
ASR
t
RAL
t
CRP
t
AR
t
RRH
t
CDD
t
CAC
t
DZC
t
AA
t
DZO
t
OEA
t
OED
t
OEZ
t
OFF
t
ON
t
OH
t
RAC
t
ON
t
RAH
HIGH-Z
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