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參數(shù)資料
| 型號(hào)： | MB81164442A-84L |
| 廠商： | Fujitsu Limited |
| 英文描述： | CMOS 4×4M×16 BIT Synchronous Dynamic Random Access Memory (SDRAM)(CMOS 4×4M×16 位同步動(dòng)態(tài)RAM) |
| 中文描述： | 的CMOS 4 × 4米× 16位同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（SDRAM）（的CMOS 4 × 4米× 16位同步動(dòng)態(tài)RAM）的 |
| 文件頁(yè)數(shù)： | 23/46頁(yè) |
| 文件大?。?/td> | 642K |
| 代理商： | MB81164442A-84L |
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23
MB81164442A-125/-100/-84/-67/-125L/-100L/-84L/-67L
MINIMUM CLOCK LATENCY OR DELAY TIME FOR 4 BANK OPERATION
Notes:
*1.
Assume opposite bank is in idle state.
Assume opposite bank is in active state.
Assume no I/O conflict.
If t
RP
≤
t
CK
, minimum latency is a sum of BL + CL.
Assume PALL command dose not affect any operation on opposite bank.
Assume output is in High-Z sate.
Assume an opposite bank is active and t
RAS
is satisfied.
*2.
*3.
*4.
*5.
*6.
*7.
Illegal Command
Second
command
(other
bank)
First
command
MRS
l
MRD
l
MRD
l
MRD
l
MRD
ACTV
*1
t
RRD
*2
1
*2
1
*2
1
*2
1
*7
1
*2
t
RAS
READ
*1
1
*2
1
*2
1
*2
*3
1
*2
*3
1
*7
1
*2
t
RAS
READA
*1
1
1
*1
*4
BL
+
t
RP
*1
*4
BL
+
t
RP
WRIT
*1
1
*2
1
*2
1
*2
1
*2
1
*7
1
*2
t
RAS
WRITA
*1
1
1
*1
BL
+
t
RP
*1
BL
+
t
RP
PRE
*1
t
RP
*1
1
*2
1
*2
1
*2
1
*2
1
1
*2
t
RAS
*1
t
RP
*1
t
RP
*5
PALL
t
RP
t
RP
1
1
*1
*6
t
RP
*1
*6
t
RP
REF
t
RC
t
RC
t
RC
t
RC
SELFX
t
RC
t
RC
t
RC
t
RC
M
A
R
R
W
W
P
P
R
S
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