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參數(shù)資料
| 型號(hào)： | MB15F05L |
| 廠(chǎng)商： | Fujitsu Limited |
| 英文描述： | Dual Serial Input PLL Frequency Synthesizer |
| 中文描述： | 雙串行輸入鎖相環(huán)頻率合成器 |
| 文件頁(yè)數(shù)： | 9/24頁(yè) |
| 文件大?。?/td> | 113K |
| 代理商： | MB15F05L |
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9
MB15F05L
Table2. Binary 14-bit Programmable Reference Counter Data Setting
Note:
Divide ratio less than 5 is prohibited.
Table.3 Test Purpose Bit Setting
Divide
ratio
(R)
R
14
R
13
R
12
R
11
R
10
R
9
R
8
R
7
R
6
R
5
R
4
R
3
R
2
R
1
5
0
0
0
0
0
0
0
0
0
0
0
1
0
1
6
0
0
0
0
0
0
0
0
0
0
0
1
1
0
·
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·
16383
1
1
1
1
1
1
1
1
1
1
1
1
1
1
T
1
T
2
LD/fout pin state
L
L
Outputs fr
IF.
H
L
Outputs fr
RF.
L
H
Outputs fp
IF.
H
H
Outputs fp
RF.
Programmable Counter
C
N
1
1
2
L
D
S
3
F
C
4
A
1
5
A
2
6
A
3
7
A
4
8
A
5
9
A
6
10
A
7
11
N
1
12
N
2
13
N
3
14
N
4
15
N
5
16
N
6
17
LSB
MSB
Data Flow
C
N
2
S
W
18
CN1, 2
N1 to N11
A1 to A7
SW
RF
FC
RF
LDS
Note: Data input with MSB first.
: Control bit
: Divide ratio setting bits for the programmable counter (5 to 2,047)
: Divide ratio setting bits for the swallow counter (0 to 127)
: Divide ratio setting bit for the RF prescaler0
: Phase control bit for the RF phase detector
: LD/fout signal select bit
[Table. 1]
[Table. 4]
[Table. 5]
[Table. 6}
[Table. 7]
[Table. 8]
N
7
N
8
19
N
9
20
N
10
21
N
11
22
23
RF
RF
相關(guān)PDF資料 |
PDF描述 |
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| MB15F05LPFV | Dual Serial Input PLL Frequency Synthesizer |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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